• 한국전자파학회논문지
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• 제21권5호
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• pp.453-458
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• 2010

본 논문에서는 18 GHz 대역에서 동작하는 링 발진기를 이용한 4분주 주입 동기 주파수 분주기(Injection-Locked Frequency Divider: ILFD)를 $0.13-{\mu}m$ Si RFCMOS 공정을 이용하여 설계, 제작한 결과를 보인다. 1.5 V의 공급 전압에 대하여 33.4 mW의 전력을 소비하며, 입력 신호가 없을 때 약 -30 dBm의 전력으로 4.98~5.22 GHz에서 자유발진하였다. 0 dBm의 입력 전력에 대하여 3.5 GHz(17.75~21.25 GHz)의 동기 범위를 가지며, 동작 범위는 바랙터 조절에 의해 5.25 GHz(16.0~21.25 GHz)까지 증가하였다. 제작된 칩의 크기는 DC와 RF 패드를 포함하여 $0.76\;mm{\times}0.57\;mm$이다.

• 전자공학회논문지SC
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• 제37권3호
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• pp.44-54
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• 2000

본 논문에서는 표준 메모리 공정에 구현 가능한 주파수 적응성을 갖는 부지연 회로의 설계기법에 대해 제안한다. 제안하는 설계기법은 기본적으로 아날로그 SMD (synchronous mirror delay) 형태의 부지연 회로로서 입력클록의 주기와 구현하고자 하는 부의 지연 시간의 차이에 해당하는 시간을 아날로그 회로의 개념으로 측정하고 다음 번 주기에서 반복한다. 출력클록의 발생과 관련되는 부수적인 지연을 측정단의 앞 단인 지연모델 단에서 상쇄하는 기존의 SMB 기법과는 달리, 반복단에서 상쇄하는 새로운 기법을 통하여 넓은 부지연 범위를 구현하여 특히 고속동작에서의 부지연 특성을 원할하게 한다. 또한 넓은 범위의 주파수 동작범위를 구현하기 위해 해당하는 주파수 범위에서 아날로그 회로가 최적의 동작 조건을 갖추도록 하기 위한 새로운 주파수 감지기 및 최적조건 설정기법을 제안한다. 제안된 회로의 응용으로서 초고속 DRAM인 DDR SDRAM에 적용하는 예를 보였으며, 0.6㎛ n-well double-poly double-metal CMOS 공정을 사용하여 모의실험 함으로써 그 유용성을 입증한다.

• 한국통신학회논문지
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• 제32권1A호
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• pp.134-141
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• 2007

본 논문은 $0.18{\mu}m$ CMOS 공정으로 설계된 5.2GHz와 2.4GHz 이중 대역 무선 송수신기를 위한 주파수합성기를 제안한다. 2.4GHz 주파수는 스위치드 커패시터와 2분주기를 동작시켜서 발생시키고, 5.2GHz는 전압 제어 발진기의 출력 주파수로부터 직접 발생시키도록 설계하였다. 제안된 주파수합성기의 전체 전력소모는 25mW이며, 전압 제어 발진기의 전력소모는 3.6mW이다. 모의 실험된 주파수 합성기의 위상 잡음은 스위치드 커패시터 회로가 동작할 때, 200kHz 옵셋 주파수에서 -101.36dBc/Hz이고, 락킹 시간은 $4{\mu}s$이다.

• 정보처리학회논문지A
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• 제10A권3호
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• pp.247-254
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• 2003

본 연구에서 고속 데이터 전송을 위해 Double Data Rate(DDR) 방식을 사용하는 SDRAM에 내장할 수 있는 저전압 광대역 Delay Locked Loop(DLL) 회로를 설계하였다. 고해상도와 빠른 Lock-on 시간을 위하여 새로운 유형의 위상검출기론 설계하였고 카운터 및 Indicator 등 내장회로의 빠른 동작을 위해 Dual-Data Dual-Clock 플립플롭(DCDD FF)에 기반을 둔 설계를 수행하였으며 이 FF을 사용하므로서 소자수를 70% 정도 감소시킬 수 있었다. Delay Line 중에서 Coarse 부분은 0.2ns 이하까지 검출 가능하며 위상오차를 더욱 감소시키고 빠른 Lock-on 기간을 얻기 위해 Fine 부분에 3-step Vernier Line을 설계하였다. 이 방식을 사용한 본 DLL의 위상오차는 매우 적고 25ps 정도이다. 본 DLL의 Locking 범위는 50∼500MHz로 넓으며 5 클럭 이내의 빠른 Locking을 얻을 수 있다. 0.25um CMOS 공정에서 1.8V 공급전압 사용시 소비전류는 500MHZ 주파수에서 32mA이다. 본 DLL은 고주파 통신 시스템의 동기화와 같은 다른 응용면에도 이용할 수 있다.

• 한국정보통신학회논문지
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• 제15권11호
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• pp.2444-2450
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• 2011

본 논문에서는 다중 위상주파수검출기를 사용하여 fractional 스퍼를 줄이는 주파수 합성기를 제안하였다. 기존의 fractional-N 위상고정루프에서 발생하는 스퍼를 줄여주는 구조의 위상주파수 검출기를 사용하여 fractional-N 위상고정루프에서 fractional 스퍼를 억제할 수 있는 주파수 합성기를 설계하였다. 제안된 구조는 두 가지의 에지 검출 방식을 갖는 새로운 구조의 위상주파수검출기를 사용하여 위상주파수검출기의 출력 신호의 최대 폭을 제한하여 fractional 스퍼의 크기를 줄이도록 하였다. 제안된 주파수 합성기는 $0.35{\mu}m$ CMOS 공정 파라미터들을 사용하여 HSPICE로 시뮬레이션 하였다. 시뮬레이션의 결과는 제안된 형태의 주파수 합성기는 빠른 위상고정시간을 가지고 fractional 스퍼를 감소시킬 수 있음을 보여준다.

• 한국ITS학회 논문지
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• 제3권2호
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• pp.69-74
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• 2004

본 논문에서는 MMC(Microwave Micro Cell)장비와 ITS용 무선장비에 사용될 수 있는 PLDRO를 설계하였다. 일반적인 PLDRO구조에 이중루프구조를 이용해 위상을 고정하였다. 제안된 이중루프구조 PLDRO의 측정결과 주파수 18.7GHz에서 0dBm의 출력레벨과 기준주파수에서 1kHz 떨어진 지점에서 -804Bc/Hz, 10kHz에서 -83dBc/Hz의 위상잡음 특성을 얻었다.

• 한국광학회지
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• 제5권1호
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• pp.84-89
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• 1994

연속발진 색소레이저를 시드레이저로 하고, Nd:YAG 레이저로 펌핑하는 인젝션 록킹된 단일 모우드 펄스 색소레이저를 제작하였다. 위상민감 검출법으로 얻은 오차신호로 시드빔과 공진 상태를 유지하도록 공진기 길이를 조절하였을 때 99% 이상의 펄스가 시드레이저의 주파수에 록킹 되었다. 이때 레이저 출력빔의 중심 주파수 요동이 10MHz 이내로 안정되었다. 펄스폭(FWHM)은 6ns이고 선폭은 130 MHz이었다. 50mJ로 펌핑하였을 때 2mJ의 출력을 얻었으며 이때의 첨두출력은 0.33 MW이다.

• 한국광학회지
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• 제8권1호
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• pp.68-72
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• 1997

$^{13}$C$_{2}$H$_{2}$ 분자의 빛살 흡수선 중 분산천이 광섬유의 영분산 파장에 가까운 1549.49 nm 파장의 흡수선에 DFB-LD (distributed feedback laser diode)의 주파수를 안정화시켰다. 이 주파수 안정화된 DFB-LD와 광섬유 파브리-페로 필터의 투과 및 반사특성을 이용하여 광섬유 파브리-페로 필터의 중심주파수를 안정화시켰다. 자유분광너비(free spectral range)가 100 GHz인 안정화된 광섬유 파브리-페로 필터의 공진 조건에 파장이 다른 3개의 DFB-LD 빛살을 투과시켜 DFB-LD들을 안정화시킴으로써 주파수분할 다중을 하였다. 또한 레이저를 디더링(dithering) 방법으로 안정화시켰을 때 디더링 전류에 따른 레이저의 선폭변화는 600 MHz/mA였다.

• 한국통신학회논문지
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• 제27권10C호
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• pp.987-992
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• 2002

본 논문에서는 ㎓대역의 고속 클럭 신호를 필요로 하는 데이터 통신 시스템 분야에 응용될 수 있는 새로운 구조의 클럭 및 데이터 복원회로를 구현하였다. 구현된 회로는 고속 데이터 전송시 주로 사용되는 NRZ형태의 데이터 복원에 적합한 구조로서 위상동기 회로에 발생하는 high frequency jitter를 방지하기 위한 새로운 위상 검출 구조를 갖추고 있다. 또 가변적인 지연시간을 갖는 delay cell을 이용한 위상검출기를 이용하여 위상 검출기가 갖는 dead zone 문제를 해결하고, 항상 최적의 동작을 수행하여 빠른 동기 시간을 갖는다. 수십 Gbps급 대용량을 수신할 수 있도록 다채널 확장에 용이한 구조를 사용하였으며, 1.25Gbps급 데이터를 복원하기 위한 클럭 생성을 목표로 하여 CMOS 0.25$\mu\textrm{m}$ 공정을 사용하여 구현한 후 그 동작을 측정을 통해 검증하였다.

• 전기학회논문지
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• 제56권6호
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• pp.1133-1138
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• 2007

DLLs(Delay Locked Loops) have widely been used in many systems in order to achieve the clock synchronization. A SMD (Synchronous Mirror Delay) structure is used both for skew reduction and for DCC (Duty Cycle Correction). In this paper, a SMD based DLL with DCC using Reduced Delay Lines is proposed in order to reduce the clock skew and correct the duty cycle. The merged structure allows the forward delay array to be shared between the DLL and the DCC, and yields a 25% saving in the number of the required delay cells. The designed chip was fabricated using a $0.25{\mu}m$ 1-poly, 4-metal CMOS process. Measurement results showed the 3% duty cycle error when the input signal ranges from 80% to 20% and the clock frequency ranges from 400MHz to 600MHz. The locking operation needs 3 clock and duty correction requires only 5 clock cycles as feature with SMD structure.