• 한국초전도저온공학회:학술대회논문집
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• 한국초전도저온공학회 2003년도 추계학술대회 논문집
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• pp.127-130
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• 2003

An RSFQ (Rapid Single Flux Quantum) counter can be used as a frequency divider that was an essential part of a programmable voltage standard chip. The voltage standard chip is composed of two circuit parts, a counter and an antenna Analog signal of tens to hundreds ㎓ may be applied to a finline antenna part. This analog signal can be converted to the stream of SFQ voltage pulses by a DC/SFQ circuit. The number of voltage pulses can be reduced by 2n times when they pass through a counter that is composed of n T Flip-Flops (Toggle Flip-Flop). Such a counter can be used not only as a frequency divider, but also to build a programmable voltage standard chip. So, its application range can be telecommunication, high speed RAM, microprocessor, etc. In this work, we have used Xic, WRspice, and L-meter to design an RSFQ counter. After circuit optimization, we could obtain the bias current margins of the T Flip-Flop circuit to be above 31％ Our RSFQ counter circuit designs were based on the 1 ㎄/$\textrm{cm}^2$ niobium trilayer technology.

• 전기전자학회논문지
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• 제8권1호
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• pp.145-151
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• 2004

본 논문은 WCDMA와 같은 IMT-2000 통신 시스템에서 핵심적으로 사용되고 있는 디지털 정합 필터(Digital Matched Filter)의 최적화된 구조를 제안한다. 제안된 구조는 256칩 Hierarchical Golay sequence를 이용한 기존의 부분 상관 구조를 바탕으로 하는 디지털 정합 필터에 비하여 소비전력과 회로면적을 최소화 하고 효율적인 초기동기채널의 포착을 이루도록 한다. 기존의 부분 상관형 디지털 정합 필터는 부분 상관 구조를 적용하지 않은 디지털 정합 필터보다 상관 연산기의 크기가 감소하나 플립플롭의 크기가 그 이상으로 증가하는 역효과가 발생한다. 본 논문에서는 라운딩 스텝 기법을 적용하여 플립플롭의 크기를 감소시킨 부분 상관형 디지털 정합 필터를 제안하며, 제안된 구조는 기존의 방법에 비하여 면적 및 소비전력이 45%이상 감소한다. 제안된 구조는 Xillinx FPGA를 이용하여 검증하였다.

• 한국정보처리학회논문지
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• 제3권5호
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• pp.1346-1353
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• 1996

본 논문은 상위레벨에서 VHDL을 사용하여 순차회로의 주요 구성요소인 플립플롭을 모델링하는 방법과 고장을 검출하기 위한 테스트생성 알고리즘을 제안 한다. RS, JK, D, T플립플롭은 데이터 흐름형을 이용하여 모델링한다. 칩레벨 모델의 기본 구조인 마이크로 오퍼레이션 시이퀸스를 하나 이상의 다른 마이크로 오퍼레이션 사이퀸스에 연결된 제어점으로 나타낸다. 다른 마이크로 오퍼레이션을 제한하고 있는 마이크로 오퍼레이션고 장(FMOP고장)을 효과적으로 나타내기 위하여 고울트리의 개념을 사용하며 고울을 처리하기 위해서 휴리스틱 조건을 이용한다. FMOP나 제어점 고장(FCON)이 발생 할때 고장 활성화, 경로 활성화 및 활성화된 경로를 유지하기 위한 명료화과정을 거쳐 테스트 패턴을 생성 제안한 알고리즘을 C 언어로 실현하고 예제를 통하여 유효성을 확인 한다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제15권3호
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• pp.404-416
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• 2015

Small-area, low-power coarse and fine frequency detectors (FDs) are proposed for an adaptive bandwidth referenceless CDR with a wide range of input data rate. The coarse FD implemented with two flip-flops eliminates harmonic locking as long as the initial frequency of the CDR is lower than the target frequency. The fine FD samples the incoming input data by using half-rate four phase clocks, while the conventional rotational FD samples the full-rate clock signal by the incoming input data. The fine FD uses only a half number of flip-flops compared to the rotational FD by sharing the sampling and retiming circuitry with PLL. The proposed CDR chip in a 65-nm CMOS process satisfies the jitter tolerance specifications of both USB 3.0 and USB 3.1. The proposed CDR works in the range of input data rate; 2 Gb/s ~ 8 Gb/s at 1.2 V, 4 Gb/s ~ 11 Gb/s at 1.5 V. It consumes 26 mW at 5 Gb/s and 1.2 V, and 41 mW at 10 Gb/s and 1.5 V. The measured phase noise was -97.76 dBc/Hz at the 1 MHz frequency offset from the center frequency of 2.5 GHz. The measured rms jitter was 5.0 ps at 5 Gb/s and 4.5 ps at 10 Gb/s.

• 전자공학회논문지
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• 제51권11호
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• pp.187-192
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• 2014

카메라와 같이 연속적인 영상을 제공하는 환경에서 특징 점들을 추출하기 위해 다양한 알고리즘들이 연구되고 있다. 특히, FAST (Feature from Accelerated Segment Test) 알고리즘은 연산 구조가 간단하고 실시간 특징 점 추출이 용이하여 FPGA 기반 하드웨어 가속기로 구현되어 사용되고 있다. 사용된 FAST 하드웨어 가속기는 특징 점을 추출하기 위해 임계값을 필요로 한다. 임계값은 영상에서 추출되는 특징 점의 기준이 되는 값으로, 값의 크기에 따라 추출되는 특징 점의 개수가 정해질 뿐만 아니라 전체 수행시간에도 영향을 주기 때문에, 일정한 수행시간 동안에 많은 특징 점들을 추출하기 위해서는 적절한 임계값 제어 방법이 요구된다. 본 논문에서는 임계값 제어를 위해 PI 제어기를 제안한다. 제안한 PI 제어기는 시험 영상들을 통해 기능 및 성능을 검증하였고, Xilinx Vertex IV FPGA 기반의 로직으로 구현 비용을 계산하였다. 제안한 PI 제어기는 47개의 Flip Flops, 146개의 LUTs, 그리고 91개의 Slices을 사용해, FAST 하드웨어 가속기 2.1%의 Flip Flop, 4.4%의 LUTs, 그리고 4.6%의 Slice에 해당하는 적은 비용으로 구현되었다.

• 문화기술의 융합
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• 제7권1호
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• pp.558-563
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• 2021

양자점 셀룰라 오토마타(Quantum-Dot Cellular Automata)는 기존의 CMOS 회로의 물리적 크기 한계를 극복하여 효율적인 회로 설계가 가능할 뿐만 아니라 에너지 효율이 우수한 특징 때문에 많은 연구 단체에서 주목받고 있는 차세대 나노 회로 설계기술이다. 본 논문에서는 QCA를 이용하여 기존 디지털 회로 중 하나인 T 플립플롭 회로를 제안한다. 기존에 제안되었던 T 플립플롭들은 다수결게이트를 기반으로 설계되었기 때문에 회로가 복잡하며 지연시간이 길다. 따라서 다수결게이트를 최소화시키며, 셀 간 상호작용을 이용한 XOR 게이트 기반의 T 플립플롭을 설계함으로써 회로의 복잡도를 줄이고, 지연시간을 최소화한다. 제안하는 회로는 QCADesigner를 사용하여 시뮬레이션을 진행하며, 기존에 제안된 회로들과 성능을 비교 및 분석한다.

• 정보처리학회논문지A
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• 제11A권1호
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• pp.1-10
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• 2004

본 논문에서는 유한체 GF$(2^m)$상에서 두 다항식의 승산을 실현하는 병렬-입력 및 병렬-출력을 갖는 셀 배열 병렬 승산기를 제시한다 이 승산기는 승산연산부, 기약다항식연산부. MOD연산부로 구성한다. 승산연산부는 AND 게이트와 XOR 게이트로 설계한 기본 셀의 배열로 이루어지며, 기약다항식연산부는 XOR 게이트와 D 플림플롭회로를 사용하여 구성하며, MOD연산부는 AND 게이트와 XOR 게이트에 의한 기본 셀을 배열하여 구성하였다. 제시한 승산기는 PSpice 시뮬레이션을 통하여 동작특성을 보였으며, 클럭신호의 주기를 l${\mu}\textrm{s}$로 하였다. 제시한 셀 배열 병렬 승산기는 m=4인 경우에 AND 게이트의 수가 24개, XOR 게이트의 수가 32개 필요하며, D 플립플롭회로가 4개 필요하다. 또한, AOP 기약 다항식을 사용하면 AND 게이트와 XOR 게이트의 수가 24개 필요하며 D 플립플롭은 사용되지 않는다. 셀 배열 병렬 승산기의 승산연산부의 동작시간은 1 단위시간(클럭시간)이 소비되고, 기약다항식연산부에 의한 MOD연산부의 동작시간은 m 단위시간(클럭시간)이 소비되어 전체 동작시간은 m+1 단위시간(클럭시간)이 소비된다. 본 논문에서 제시한 셀 병렬 승산기는 회선경로 선택의 규칙성, 간단성, 배열의 모듈성과 병렬동작의 특징을 가지며, 특히 차수 m이 매우 큰 유한체강의 두 다항식의 승산에서 확장성을 갖는다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제13권5호
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• pp.443-450
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• 2013

This paper propose a new ROM data encoding method that takes into account of a sequential access pattern to reduce the power consumption in ROMs used in applications such as FIR filters that access the ROM sequentially. In the proposed encoding method, the number of 1's, of which the increment leads to the increase of the power consumption, is reduced by applying an exclusive-or (XOR) operation to a bit pair composed of two consecutive bits in a bit line. The encoded data can be decoded by using XOR gates and D flip-flops, which are usually used in digital systems for synchronization and glitch suppression. By applying the proposed encoding method to coefficient ROMs of FIR filters designed by using various design methods, we can achieve average reduction of 43.7% over the unencoded original data in the power consumption, which is larger reduction than those achieved by previous methods.

• 한국정보처리학회논문지
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• 제2권3호
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• pp.425-432
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• 1995

본 논문에서는 VLSI 회로망의 데스트 패턴 생성에 적합한 범용 자동 데스트 패턴 생성기(UATPG)의 설계 및 구현 기법을 기술하고자 한다. UATPG는 기존 ATPG의 용량을 확장하고 CAD 사용자에게 편리한 설계 환경을 제공하는데 초점을 맞추어 구현되었다. 테스트 패턴 생성시에 함수적 게이트의 신호선 논리값확인 및 고장효과전달을 효과적 으로 수행하기 위하여 경험적인 기법을 고안하여 적용하였다. 또한, 테스트 용이화 설계(design for testability)에 사용되는 기억소자(flip-flop)가 의사 입출력으로 이 용되어 VLSI 회로망의 시험성을 한층 높여 주었다. 그 결과, UATPG는 사용의 용이성과 성능면에서 좋은 성과를 보여주었다.

• 대한전자공학회논문지SD
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• 제40권10호
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• pp.52-62
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• 2003

본 논문에서는 3치 논리 게이트, 3치 D 플립플롭과 3치 4-디지트 병렬 입력/출력 레지스터를 제안하였다. 3치 논리 게이트는 n 채널 패스 트랜지스터와 뉴런 MOS(νMOS) 임계 인버터로 구성된다. 3치 논리 게이트들은 다양한 임계 전압을 갖는 다운 리터럴 회로를 사용하였고 전송함수를 바탕으로 설계되었다. 뉴런 MOS 트랜지스터는 다치 논리 구현에 가장 적합한 게이트이고 다양한 레벨의 입력 신호를 갖는다. 3치 D 플립 플롭과 3치 레지스터는 3치 데이터를 임시로 저장할 수 있는 저장 장치로 사용할 수 있다. 본 논문에서는 3.3V의 전원 전압을 사용하였고 0.35um 공정 파라미터를 이용하여 모의 실험을 통해 그 결과를 HSPICE로 검증하였다.