• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2005년도 추계종합학술대회
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• pp.865-868
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• 2005

This paper presents a Clock-gating technique that reduces power dissipation of the sequential circuits in the system. The Master Clock of a Clock-gating technique is formed by a quaternary variable. It uses the covering relationship between the triggering transition of the clock and the active cycles of various flip-flops to generate a slave clock for each flip-flop in the circuit. At current RTL designs flip-flop is acted by Master clock's triggering but the Slave Clock of Clock-gating technique doesn't occur trigger when external input conditions have not matched with a condition of logic table. We have applied our clocking technique to UART controller of 8bit microprocess

• 전자공학회논문지SC
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• 제39권4호
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• pp.43-53
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• 2002

본 논문에서는 전하 공유와 글리치 문제를 최소화한 새로운 동적 D-플립플롭을 제안하고, 이를 이용하여 128/129 분주 프리스케일러(prescaler)를 설계한다. 전하 공유 문제와 글리치 문제를 최소화함으로써 회로 동작의 신뢰도를 향상시켰으며 스위칭 트랜지스터의 공유로 전류 path를 줄여 저전력 특성을 얻을 수 있다. 또한 제안된 동적 D-플립플롭은 안정된 edge-trigger 동작을 보장하도록 설계되었다. 제안된 플립플롭의 성능 평가를 위해 $0.6{\mu}m$ CMOS 공정을 이용하여 128/129 분주 프리스케일러를 구성하였다. 5V 공급전압에서 최대 1.97GHz의 주파수까지 동작함을 확인하였으며 이때의 전류 소모는 7.453mA였다.

• 대한전기학회논문지:전기기기및에너지변환시스템부문B
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• 제55권6호
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• pp.292-298
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• 2006

Because of the high cost for the active power filter, passive filters have been widly used to eliminate harmonic currents of nonlinear load and can also improve the power factor. They are not often optimal filters because the passive filters are designed under the fixed load conditions. In this paper we proposed the method which only the necessary harmonic filters are operated by detecting the various harmonic current components. We presents the new control method of passive filter selection type with the relay control circuit which is consist of analog GIC, comparater, flip-flop and etc. By the experimental results using the proposed system for the rectifier load, we concluded that the researched method is cost effective and the performance is better than the passive filter.

• 한국광학회:학술대회논문집
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• 한국광학회 2002년도 하계학술발표회
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• pp.146-147
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• 2002

대용량의 정보를 고속으로 처리하는데 있어서 기존의 전자소자 성능은 제한이 있기 때문에 광소자의 개발과 그 응용에 대한 관심이 증가하고 있다. 광쌍안정 소자는 파장 변환기, 광클럭 발생기, 광신호 재생기, 광논리소자, 광메모리 등의 광 기능소자에 이용될 수 있다. 광쌍안정 소자는 매질의 비선형 특성과 궤환 구조를 필요로 하며, 주요 메커니즘에 따라 흡수형 광쌍안정 소자와 분산형 광쌍안정 소자로 구별된다. (중략)

• 대한전기학회:학술대회논문집
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• 대한전기학회 2006년 학술대회 논문집 정보 및 제어부문
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• pp.476-478
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• 2006

A prescaler is an essential building block for PLL-based frequency synthesizers and must satisfy high-speed and low-power characteristics. The design of D-flip flips used in the prescaler implementation is thus critical. In this paper a 64/65, 128/129 dual-modulus prescaler is designed using a $0.25{\mu}m$ CMOS process. In the design a new dynamic D-flip flop is employed, where glitches are minimized using discharge suppression scheme, speed is improved by making balanced propagation delay, and low power consumption is achieved by removing unnecessary discharge. The designed prescaler operates up to 2.5GHz and consumes 3.1mA at 2.5GHz operation.

• 대한전자공학회논문지
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• 제11권2호
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• pp.22-26
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• 1974

변이응동 비동기순서회로를 합성하기 위하여 D-형 변이응동 flirt-flop을 사용하였다. 입력조의 상이라는 새로운 개념을 도입하여 내부상태를 감소할 수 있었다. 원시상태표로부터 직접 다입력변화 회로를 합성하는 등차를 마련하였고 실례를 들어 지금까지의 방법보다 더 나은 방법임을 실증하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권1호
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• pp.11-22
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• 2016

Clock skew scheduling is one of the essential steps to be carefully performed during the design process. This work addresses the clock skew optimization problem integrated with the consideration of the inter-dependent relation between the setup and hold times, and clock to-Q delay of flip-flops, so that the time margin is more accurately and reliably set aside over that of the previous methods, which have never taken the integrated problem into account. Precisely, based on an accurate flexible model of setup time, hold time, and clock-to-Q delay, we propose a stepwise clock skew scheduling technique in which at each iteration, the worst slack of setup and hold times is systematically and incrementally relaxed to maximally extend the time margin. The effectiveness of the proposed method is shown through experiments with benchmark circuits, demonstrating that our method relaxes the worst slack of circuits, so that the clock period ($T_{clk}$) is shortened by 4.2% on average, namely the clock speed is improved from 369 MHz~2.23 GHz to 385 MHz~2.33 GHz with no time violation. In addition, it reduces the total numbers of setup and hold time violations by 27.7%, 9.5%, and 6.7% when the clock periods are set to 95%, 90%, and 85% of the value of Tclk, respectively.

• 한국초전도저온공학회:학술대회논문집
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• 한국초전도저온공학회 2003년도 추계학술대회 논문집
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• pp.127-130
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• 2003

An RSFQ (Rapid Single Flux Quantum) counter can be used as a frequency divider that was an essential part of a programmable voltage standard chip. The voltage standard chip is composed of two circuit parts, a counter and an antenna Analog signal of tens to hundreds ㎓ may be applied to a finline antenna part. This analog signal can be converted to the stream of SFQ voltage pulses by a DC/SFQ circuit. The number of voltage pulses can be reduced by 2n times when they pass through a counter that is composed of n T Flip-Flops (Toggle Flip-Flop). Such a counter can be used not only as a frequency divider, but also to build a programmable voltage standard chip. So, its application range can be telecommunication, high speed RAM, microprocessor, etc. In this work, we have used Xic, WRspice, and L-meter to design an RSFQ counter. After circuit optimization, we could obtain the bias current margins of the T Flip-Flop circuit to be above 31％ Our RSFQ counter circuit designs were based on the 1 ㎄/$\textrm{cm}^2$ niobium trilayer technology.

• 대한전자공학회논문지SD
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• 제42권3호
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• pp.43-50
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• 2005

본 논문에서는 다운 디지털 회로(DLC)를 이용하여 4치 논리 게이트를 설계하였고, 이들 게이트를 이용하여 동기식 4치 up/down 카운터를 제안하였다. 제안된 카운터는 T-type 4치 플립플롭과 $2\times1$ 임계-t 멀티플렉서로 이루어져 있고, T-type 4치 플립플롭은 D-type 4치 플립플롭과 4치 논리 게이트들(모듈러-4 가산 게이트, 4치 인버터, 항등 셀, $4\times1$ 멀티플렉서)로 구성되어 있다. 이 카운터의 모의실험 결과는 10[ns]의 지연시간과 8.48[mW]의 전력소모를 보여준다. 또한 다치논리 회로로 설계된 카운터는 상호결선과 칩 면적의 감소뿐만 아니라 디지트 확장의 용이함의 이점을 가진다.

• 대한전자공학회논문지SD
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• 제39권8호
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• pp.1-11
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• 2002

다전극 DFB-LD는 외부에서 주입되는 광의 파워에 따라서 발진하는 광출력이 쌍안정성을 보임에 따라, 이를 파장 변환에 활용하거나, 광논리 소자로 활용할 수 있는 가능성이 있다. 본 논문에서는 연산자 분리 시영역 모델을 이용하여 다전극 DFB-LD에서의 광 쌍안정 특성에 대하여 연구하였다. 다전극 DFB-LD에 불균등하게 전류를 인가하여 쌍안정 현상이 발생함을 확인하고, 흡수 영역으로 입력광을 입사하였을 때 발생하는 출력광 파워의 쌍안정 현상도 확인하였다. 그리고 수 ns의 스위칭 시간과 수 pj의 스위칭 에너지를 가진 set 또는 reset 광 펄스의 인가에 의하여 flip-flop 특성을 보임에 따라 광 메모리 소자로서의 동작도 확인하였다. 또한 캐리어 생존시간과 이득 곡선 기울기 등의 조절로서 LD 광 출력의 반응 시간을 줄일 수 있는 가능성을 확인하였다.