• 한국정보과학회논문지:시스템및이론
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• 제28권1_2호
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• pp.45-51
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• 2001

정보 처리량이 증가함에 따라 한번에 많은 양의 평문을 암호화 할 수 있는 입출력이 큰 블록 암호기의 필요성이 대두되고 있다. 하지만 입출력이 큰 블록 암호기를 직접 구현하는 것은 많은 비용이 든다. 따라서 이 논문에서는 기존에 존재하는 블록 암호기를 이용해서 입출력이 큰 블록 암호기를 구현할 수 있는 방법을 제안한다. 그런 뒤 새로 제안된 비대칭 피스텔 네트웍 구조가 안전한 블록 암호기가 되기 위한 조건을 분석한다. 논문의 결과는 다음과 같다. 확장 가능한 비대칭 피스텔 네트웍이 입력과 출력의 크기가 모두 n 비트인 유사 랜덤 함수 생성기를 사용하는 경우, k가 홀수이고 전체 라운드 수가 2k+1이상이면 유사 랜덤 순열 생성기이다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2015년도 추계학술대회
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• pp.409-411
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• 2015

본 논문은 128/192/256-비트의 마스터키 길이를 지원하는 경량 블록 암호 알고리즘 CLEFIA-128/192/256의 FPGA 설계에 대하여 기술한다. 라운드키 생성을 위한 중간키 생성과 라운드 변환이 단일 데이터 프로세싱 블록으로 처리되도록 설계하였으며, 변형된 GFN(Generalized Feistel Network) 구조와 키 스케줄링 방법을 적용하여 데이터 프로세싱 블록과 키 스케줄링 블록의 회로를 단순화시켰다. Verilog HDL로 설계된 CLEFIA 크립토 프로세서를 FPGA로 구현하여 정상 동작함을 확인하였다. Vertex5 XC5VSX50T FPGA에서 1,563개의 LUT FilpFlop pairs로 구현되었으며, 최대 112 Mhz 81.5/69/60 Mbps의 성능을 갖는 것으로 예측되었다.

• 한국컴퓨터산업학회논문지
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• 제10권4호
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• pp.167-176
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• 2009

본 논문에서는 간단한 대칭단을 사용하여 암호와 복호를 동일하게 개선한 SHACAL-1을 제안한다. SHACAL-1의 한 라운드는 20스텝으로 되어 있고 모두 4라운드로 구성되어 있으며 복호는 암호의 역함수로 되어있다. 본 논문에서 제안하는 대칭구조 SHACAL-1은 전반부, 대칭단 그리고 후반부의 3개 부분으로 구성한다. 전반부는 SHACAL-1의 암호 알고리즘으로 한 라운드는 10스텝으로 하여 4라운드로 구성한다. 후반부는 SHACAL-1의 복호 알고리즘으로 동일하게 구조를 가진다. 그 중간에 대칭단을 삽입하여 암호와 복호 알고리즘을 동일하게 구성한다. 제안한 대칭구조 SHACAL-1은 SHACAL-1과 수행시간 테스트 결과 거의 영향을 미치지 않은 결과를 보였고, 안전성 또한 대칭단의 적응으로 선형, 차분분석과 같은 높은 확률 패스를 이용한 공격에도 분석을 어렵게 하고 있다. 제안한 알고리즘은 암호와 복호가 다른 블록 암호에도 쉽게 적용 가능하며, 다른 블록 암호 설계에도 유용하다.

• 전자공학회논문지
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• 제53권10호
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• pp.103-108
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• 2016

미래의 것으로 여겨지던 pervasive 컴퓨팅이 현재 널리 이용되고 있다. Pervasive 컴퓨팅의 단점으로 여겨지는 데이터의 유출문제는 데이터의 확실한 보호가 이루어진다면 크게 부각되지 않겠지만 해커들의 홈 네트워크를 통한 정보 수집 등과 같은 문제들이 발생하고 있다. Pervasive 디바이스는 일반적으로 소비 전력, 공간 및 비용 측면에서 제약을 가지고 있고 완벽한 암호화 환경의 구현은 현실적으로 불가하다. 따라서 연구의 초점은 가능한 적은 메모리를 필요로 하는 암호화 경량화에 집중하고 있다. 본 논문은 새로운 경량 블록 암호의 설계 및 구현에 초점을 두고 치환-순열(S-P) 네트워크와 파이스텔 구조의 장단점을 연구하여, 두 가지 네트워크의 이용시 가장 적합한 방향을 제시한다. 알고리즘은 S-박스 및 P-박스와 함께 파이스텔 구조를 사용한다. 본 논문에서는 백도어 아이디어가 알고리즘에 사용되는 것을 방지하기 위해 S-박스를 사용하였다. P-박스와 달리 S-박스는 키 디펜던트 원 스테이지 오메가 네트워크를 사용하여 보안 단계를 향상하였다. 본 논문에서 제안하는 하드웨어는 Verilog HDL로 설계되었으며 Virtex6 XC4VLX80 FPGA iNEXT-V6 테스트 보드를 사용하여 검증하였다. Simple core design은 337 MHz의 최대 클록 주파수에서 196 슬라이스를 합성한다.

• 정보보호학회논문지
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• 제24권1호
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• pp.15-29
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• 2014

스마트기기를 기반으로 한 사회적, 경제적 활동이 증가함에 따라 다양한 플랫폼에서의 사용자 프라이버시에 대한 안전성과 신뢰성 등의 문제가 대두되고 있다. 이에 따라 정보보호를 목적으로 한 국내 표준 암호 알고리즘들이 개발되었고 이를 다양한 환경에서 얼마나 효율적으로 구현하느냐 또한 중요한 이슈가 되었다. 또한 국내 암호 모듈의 사용이 권장됨에 따라 다양한 환경에서의 SEED와 ARIA의 설계와 구현방식이 논의되고 연구가 되고 있다. SEED와 ARIA는 국내 암호 표준으로써 128비트의 평문을 암호화하며 각각 Feistal, SPN 구조로 이루어져 있는 블록 암호 알고리즘이다. 본 논문은 국내 알고리즘인 SEED와 ARIA를 GEZEL 언어를 이용하여 구현한 첫 논문으로서 GEZEL을 이용한 설계방법과 특징을 구체적으로 설명하고, GEZEL을 이용한 개발의 효율성 및 유연성을 보였다. GEZEL로 구현한 SEED는 69043slice의 면적과 146.25Mhz의 최대 동작 주파수로 동작했고, ARIA는 7282 slice의 면적과 286.172Mhz의 최대 동작 주파수로 동작했다. 또한, SEED는 시그널플로우 방식으로 설계 시 296%가량 속도가 향상되었다.

• 한국정보통신학회논문지
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• 제13권4호
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• pp.675-683
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• 2009

암호/복호 알고리즘이 서로 다른 RC6을 간단한 논리 연산과 회전 연산을 사용한 대칭단의 삽입으로 암호/복호를 같게 하는 알고리즘을 제안한다. 즉 RC6의 전체 라운드의 반은 RC6의 암호 알고리즘을, 나머지 반은 RC6의 복호 알고리즘을 사용하고 암호와 복호 알고리즘 중간에 대칭 단을 넣어 암호/복호가 같은 개선된 RC6을 구현했다. 제안한 RC6 알고리즘은 기존의 RC6 알고리즘과 수행 속도에서는 거의 차이가 없고, 안전성은 대칭단의 삽입으로 차분 및 선형 분석에 필요한 높은 확률의 패스를 단절시켜 효과적인 분석을 어렵게 하고 있다. 제안한 대칭단 알고리즘은 암호/복호가 다른 블록 암호 알고리즘에 간단히 적용하여 암호/복호가 같게 만들 수 있으며, 새로운 블록 암호 알고리즘의 설계에도 좋은 아이디어로 사용할 수 있다.