• 대한전자공학회논문지SD
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• 제46권11호
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• pp.66-76
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• 2009

움직임 추정은 영상 부호화 시스템에서 큰 비중을 차지하는 부분으로, 실시간 동작을 위해서는 효율적인 구조를 필요로 한다. 따라서 H.264 전체 시스템을 위한 움직임 추정기 블록의 구현은 부호화 과정을 고속으로 수행할 수 있도록 별도의 전용 하드웨어 모듈로 설계하는 것이 바람직하다. 본 논문에서는 많은 연산량을 효율적으로 줄일 수 있도록 병렬 처리를 바탕으로 움직임 추정 감지 블록, 41개의 SAD(Sum of Absolute Difference)값 계산 블록, 최소의 SAD값 계산과 움직임 벡터 생성 블록을 제안하고자 한다. 움직임 추정 감지 블록과 최소의 SAD값 계산기에서는 선계산(pre-computation) 방법을 적용함으로써, 입력 Switching Activity를 줄여 고속 구현이 가능하도록 하였으며, 움직임 추정 감지 블록과 41개의 SAD값 계산 블록에서 가장 많은 부분을 차지하는 가산기 구조를 일반적으로 사용되는 Ripple Carry Adder 대신에 Carry Skip Adder를 적용함으로써, Adder Tree 구조를 고속으로 처리할 수 있도록 하였다. 또한 외부에서 탐색 영역 제어와 같은 주요 변수를 쉽게 제어할 수 있도록 하여, 하드웨어 구조의 효율성을 높였다. 시뮬레이션 및 FPGA 검증 결과, 움직임 추정기의 임계 경로를 발생시키는 MED블록에서 일반적인 구조를 적용했을 때보다 19.89%의 Delay 감소 효과를 얻을 수 있었다.

• 한국항공우주학회지
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• 제46권12호
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• pp.1049-1055
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• 2018

본 논문은 유도비행체계 내부 부체계들 사이에 연결된 유선 통신채널의 상태를 검사할 수 있는 신호 품질 지시자(SQI)를 제안한다. 유선 통신채널을 통해 전달되는 통신신호는 빈약한 통신채널 연결 상태, 전자기적 간섭신호, 부가 백색 가우시안 잡음 등에 의해서 왜곡이 발생할 수 있다. 통신채널의 상태를 검사하는 방법으로서, 해밍 거리 기반으로 수신신호 왜곡정도를 계산하는 H-SQI와 유클리디언 거리 기반으로 계산하는 E-SQI를 제안한다. 제안하는 두 SQI는 왜곡정도에 대한 분해성능인 SQI 분해성능과 필요 하드웨어 자원 양에 대하여 서로 비교하였다. E-SQI는 뛰어난 SQI 분해성능을 가짐에도 불구하고 H-SQI보다 약 10배의 FPGA 자원과 아날로그-디지털 변환기가 더 필요하다. 또한, H-SQI는 오버샘플링 비율을 증가시켜 채널상태를 확인할 수 있을 정도의 충분한 SQI 분해성능을 얻을 수 있으므로 H-SQI가 E-SQI보다 유도비행체계의 신호 품질 지시자로서 더 적절하다.

• 인터넷정보학회논문지
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• 제25권1호
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• pp.29-37
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• 2024

본 논문에서는 환자와 같은 특정 객체의 움직임을 감지하고 추적하기 위한 효율적인 영상처리 시스템을 제안한다. 이진화된 차 영상에서 객체의 윤곽선추출을 위하여 기존 알고리즘대비 대비 정밀한 감지가 가능하고 혼성모드설계에 용이한 세선화 알고리즘을 적용하여 영역을 추출한다. 연산량이 많은 이진화와 세선화 단계를 RTL(Register Transfer Level) 기반으로 설계하여 논리회로 합성을 거쳐 최적화된 하드웨어 블록으로 대체된다. 설계된 이진화 및 세선화 블록은 표준 180n CMOS 라이브러리를 이용하여 논리회로로 합성한 후 시뮬레이션을 통하여 동작을 검증하였다. 소프트웨어기반의 성능비교를 위해 32bit FPGA 임베디드시스템 환경에서 640 × 360 해상도의 샘플 영상을 적용하여 이진 및 세선화 연산에 대한 성능분석도 실시하였다. 검증결과 혼성모드 설계가 이전의 소프트웨어로만 이루어지는 처리속도에서 이진 및 세선화 단계에서 93.8% 향상될 수 있음을 확인하였다. 제안된 객체인식을 위한 혼성모드 시스템은 인공지능 네트워크가 적용되지 않는 엣지 컴퓨팅 환경에서도 환자의 움직임을 효율적으로 감시할 수 있을 것으로 기대된다.

• 한국항행학회논문지
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• 제18권5호
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• pp.437-444
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• 2014

모듈통합형 항공전자시스템은 연방형의 LRU (line replaceable unit)의 기능을 하나의 LRM (line replaceable module)에서 제공하고, 하나의 cabinet에 여러 개의 LRM을 탑재한다. IMA core 시스템의 VPM (video processing module)은 LRM으로써 ARINC 818 ADVB (avionics digital video bus)의 bridge 및 gateway 역할을 한다. ARINC 818은 광 대역폭, 적은 지연시간, 비 압축 디지털영상 전송을 위해 개발된 규격이다. VPM의 FPGA IP core는 ARINC 818 to DVI 또는 DVI to ARINC 818 처리와 video decoder, overlay 기능을 가진다. 본 논문에서는 VPM 하드웨어 구현에 대해 다루고, VPM 기능과 IP core 성능 검증 결과를 보인다.

• 한국통신학회논문지
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• 제33권4A호
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• pp.387-393
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• 2008

본 논문에서는 TDD HSDPA(Time Division Duplex High Speed Downlink Packet Access)와 WiBro(Wireless Broadband Portable Internet) 와 같은 이동통신 규격을 지원하는 SDR(Software Defined Radio) 단말 모뎀 플랫폼을 제안한다. 제안하는 SDR 플랫폼은 DSP, FPGA, 마이크로프로세서 등 프로그래밍 가능한 소자들을 채용하여 HSDPA와 WiBro와 같은 기능을 담당하는 프로그램 등이 하드웨어 플랫폼 상에 다운로드 가능하도록 하였다. 제안하는 플랫폼은 이동통신네트워크의 멀티모드 단말시스템을 위한 물리계층 규격의 기능검증 등에 사용될 수 있다. 본 논문은 먼저 HSDPA와 WiBro 시스템의 물리계층 수신구조를 설명하고, 제안하는 SDR 플랫폼의 하드웨어 구현 방법과 각 모드에 요구되는 기능과 구현한 하드웨어 플랫폼 상에서의 최적화된 신호 흐름의 설계방법을 제시한다. 마지막으로 테스트신호를 이용한 루프백(loopback) 테스트를 통하여 제안한 SDR 플랫폼 상에 동작하는 각 모드 별 링크 성능을 보여준다. 제시된 실험 성능은 컴퓨터 시뮬레이션 성능과 비교하였다.

• 대한전자공학회논문지SD
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• 제46권12호
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• pp.30-35
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• 2009

본 논문에서는 3GPP (third generation partnership project) 릴리즈 7 고속 패킷 접속 에볼루션 규격에 포함된 기능 중 기지국 수용 능력 향상, 지연 시간 단축, 그리고 단말소비 전력 감소를 목적으로 새롭게 추가된 연속적인 패킷 연결 프로토콜의 유연한 설계 구조에 대한 것이다. 상기 프로토콜이 3GPP 고속 패킷 접속 규격 기준으로 새롭게 추가된 기능임에 착안하여, 기존 설계 및 검증된 고속 패킷 접속 플랫폼에서 최소한의 하드웨어 변경 및 추가만으로 상기 프로토콜이 구현되도록 고려하였다. 상기 제안된 연속적인 패킷 연결 프로토콜은 비연속적인 송/수신 모드 관련 신호 생성부와 기존 고속 패킷 접속 플랫폼과의 연동을 위한 인터페이스부로 구분된다. 마지막으로 제안된 연속적인 패킷 연결 프로토콜은 셀룰러 이동통신 분야에 적합하도록 규정화된 검증 단계에 따라 기존 고속 패킷 접속 FPGA 단말 모뎀 플랫폼 상에서 다양한 시나리오에 따라 검증되었다.

• 한국통신학회논문지
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• 제38C권7호
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• pp.623-629
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• 2013

본 논문에서는 뇌파 전송 프로토콜 설계하고 이를 검증할 테스트 플랫폼 제작 결과를 소개한다. 건식 전극에서 검출된 뇌파는 인접한 ADC(analog-to-digital converter)를 거쳐 디지털 신호로 변환되고, 각 센서 노드에서 디지털 신호로 변환된 뇌파는 $I^2C$(inter-integrated circuit) 프로토콜을 통해서 DSP(digital signal processor) 플랫폼으로 전송된다. DSP 플랫폼에서는 뇌파 전처리 알고리즘 수행 및 뇌 특성 벡터 추출 등의 기능을 수행한다. 본 연구에서는 각 채널당 10비트 또는 12비트 ADC를 사용하여 최대 16채널의 데이터를 전송하기 위하여 $I^2C$ 프로토콜을 적용하였다. 실험결과 4바이트 데이터 버스트전송을 수행하면 통신오버헤드가 2.16배로 측정이 되어 10 비트 또는 12 비트 1 ksps ADC를 16채널로 사용시 총 데이터전송율이 각각 345.6 kbps, 414.72 kbps 로 확인되었다. 따라서 400 kbps 고속전송모드 $I^2C$를 사용할 경우 ADC 비트에 따라서 슬레이브와 마스터의 채널비가 각각 16:1, $(8:1){\times}2$ 로 되어야 한다.