• 한국정보통신학회논문지
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• 제18권3호
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• pp.643-650
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• 2014

TOF(Time-Of-Flight) 센서에 의해 획득된 정보로부터 3차원 깊이 영상(depth image)을 추출하기 위한 위상 연산기 하드웨어를 구현한다. 설계된 위상 연산기는 DCORDIC(Differential COordinate Rotation DIgital Computer) 알고리듬의 벡터링 모드를 이용하여 아크탄젠트 연산을 수행하며, 처리량과 속도를 늘리기 위해 잉여 이진 수체계와 파이프라인 구조를 적용하였다. 고정 소수점 MATLAB 시뮬레이션을 통해 검증하고 최적 데이터 비트 수 및 반복 횟수를 결정하였으며, MATLAB/Simulink와 FPGA 연동을 통해 하드웨어 동작을 검증하였다. TSMC $0.18-{\mu}m$ CMOS 공정으로 테스트 칩을 제작하였으며, 테스트 결과 정상 동작함을 확인하였다. 약 82,000 게이트로 구현되었고, 400MHz@1.8V로 동작하여 400 MS/s의 연산 성능을 갖는 것으로 평가되었다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2010년도 춘계학술대회
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• pp.313-315
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• 2010

본 논문에서는 모바일 3차원 그래픽스 시스템에 적용 가능한 SIMD 구조를 갖는 래스터라이저를 하드웨어로 구현하고 FPGA로 검증한 내용을 기술한다. 타일 기반의 스캔 컨버전 회로는 4개의 타일이 동시에 동작하는 SIMD 구조를 따르며 각 타일은 3단계의 계층적 탐색을 통해 타일 내의 방문횟수를 최소화 한다. 실험을 통해 $8{\times}8$ 크기의 타일이 가장 효율적인 것으로 판단되었으며, 계층적 탐색의 마지막 단계에는 $2{\times}2$ 크기의 서브타일을 탐색하게 된다. 플랫 쉐이딩과 고라우드 쉐이딩을 지원하며, 텍스쳐 매핑 회로는 어파인 매핑과 원근보정이 적용된 매핑을 지원한다. 또한 텍스쳐 매핑 회로의 필터링 모드는 포인트 샘플링 방식과 2차 선형 보간 방식을 지원하며, 두 가지의 wrap 모드와 다양한 블렌딩 모드를 지원하도록 설계되어 있다. Xilinx Vertex4 LX100 디바이스를 기준으로 약120Mhz의 동작 속도를 가지며 텍스쳐 메모리와 프레임 버퍼는 검증을 용이하게 하기위해 블록 램으로 설계되었다.

• 한국정보통신학회논문지
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• 제19권2호
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• pp.407-413
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• 2015

본 논문에서 제안된 십진 부동소수점 가산기(decimal floating-point adder, DFPA)는 선행 제로 예측기(leading zero anticipator, LZA)를 이용해 임계 경로 단축을 통해 지연시간을 줄임으로서 연산 처리 속도를 향상시키는 파이프라인 구조로 설계하였다. 제안된 십진 부동소수점 가산기의 성능 평가 및 검증 환경은 시뮬레이션에 Flowrian 툴을 사용하였으며, 합성에는 QuartusII 툴 상에서 Cyclone III FPGA를 대상으로 지정하였다. 제안된 방식은 동일한 입력 데이터를 이용하여 기존에 제안된 설계 방식들과 시뮬레이션을 통해 비교 검증한 결과, L.K.Wang이 제안한 방식 및 기존 제안된 방식들보다 각각 11.2%, 5.9%의 성능이 향상되었다. 또한 연산 처리 속도 향상 및 임계 경로 상의 지연 소자의 수가 감소됨을 확인하였다.

• 한국항공우주학회지
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• 제49권6호
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• pp.481-488
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• 2021

인공위성의 원격명령 처리시스템은 상태감시, 제어 및 미션 실행을 위한 원격명령을 제공하는 유일한 통로이다. 국내의 인공위성은 과학 및 기술 위성, 다목적 위성 및 정지궤도 위성으로 나눌 수 있으며 CCSDS 표준 프로토콜을 사용하여 지상국과 통신을 수행한다. 그러나 기존의 국내개발 위성은 소프트웨어를 사용하여 원격명령어를 디코딩하여 소프트웨어 개발 및 검증 비용이 높고 하드웨어와 비교할 때 상대적으로 성능이 낮다. 본 연구에서는 원격명령 디코딩 ASIC을 이용한 원격 명령 처리시스템을 제시한다. 이 시스템의 하드웨어는 telecommand RAM, protocol RAM/ROM, telecommand ASIC, interface FPGA 및 relay block으로 구성되었다. 이 시스템은 인공위성이 사용하는 일반 명령 및 펄스 명령을 처리한다. 시스템을 시험 및 검증하기 위해 점검 장비 및 시험환경을 구축하였다. 제안한 ASIC 기반의 telecommand 처리시스템은 소프트웨어 기반 디코딩 시스템에 비해 개발 비용을 1/5로 줄였을 뿐만 아니라 성능은 10⁵배 향상되었다.

• 전기전자학회논문지
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• 제23권1호
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• pp.58-67
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• 2019

NIST 표준으로 정의된 $GF(2^m)$ 상의 슈도 랜덤 곡선과 Koblitz 곡선을 지원하는 타원곡선 암호(ECC) 프로세서 설계에 대해 기술한다. 고정된 크기의 데이터 패스를 사용하여 5가지 키 길이를 지원함과 아울러 경량 하드웨어 구현을 위해 워드 기반 몽고메리 곱셈기를 기반으로 유한체 연산회로를 설계하였다. 또한, Lopez-Dahab 좌표계를 사용함으로써 유한체 나눗셈을 제거하였다. 설계된 ECC 프로세서를 FPGA 검증 플랫폼에 구현하고, ECDH(Elliptic Curve Diffie-Hellman) 키 교환 프로토콜 동작을 통해 하드웨어 동작을 검증하였다. 180-nm CMOS 표준 셀 라이브러리로 합성한 결과 10,674 등가 게이트와 9 kbit의 dual-port RAM으로 구현되었으며, 최대 동작 주파수는 154 MHz로 평가되었다. 223-비트 슈도 랜덤 타원곡선 상의 스칼라 곱셈 연산에 1,112,221 클록 사이클이 소요되며, 32.3 kbps의 처리량을 갖는다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2019년도 춘계학술대회
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• pp.251-253
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• 2019

마이크로프로세서에 블록암호 크립토 코어를 인터페이스한 보안 SoC (System-on-Chip) 프로토타입 구현에 대해 기술한다. 마이크로프로세서로 Cortex-M0를 사용하였고, ARIA와 AES를 단일 하드웨어에 통합하여 구현한 크립토 코어가 IP로 사용되었다. 통합 ARIA-AES 크립토 코어는 ECB, CBC, CFB, CTR, OFB의 5가지 운영모드와 128-비트, 256-비트의 두 가지 마스터키 길이를 지원한다. 통합 ARIA-AES 크립토 코어를 Cortex-M0의 AHB-light 버스 프로토콜에 맞게 동작하도록 인터페이스 하였으며, 보안 SoC 프로토타입은 BFM 시뮬레이션 검증 후, FPGA 디바이스에 구현하여 하드웨어-소프트웨어 통합검증을 하였다.

• 한국인터넷방송통신학회논문지
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• 제21권1호
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• pp.1-6
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• 2021

본 논문은 하드웨어 자원이 제한되는 사물인터넷 시스템의 보안을 위하여 AES 기반의 효율적인 암호화칩 설계를 제안한다. ROM 기반의 S-Box는 메모리를 액세스하는데 많은 메모리 공간이 필요함과 동시에 지연문제가 발생하게 된다. 제안한 방법에서는 저면적/고성능의 암호화 칩 설계를 위해 합성체 기반의 고속 S-Box를 설계하여 보다 빠른 연산결과를 얻도록 한다. 또한, 각 라운드 변환과정 및 키 스케쥴링 과정에서 사용되는 S-Box를 공유하도록 설계하여 보다 높은 처리율 및 적은 지연을 갖도록 한다. 설계된 AES 암호프로세서는 Verilog-HDL를 사용하여 회로동작을 기술하였으며, Xilinx ISE 14.7 툴을 이용하여 논리 합성을 수행하였다. 또한, 설계 검증은 Modelsim 10.3 툴을 이용하였으며, Xilinx XC6VLX75T FPGA 소자를 사용하여 하드웨어 동작을 검증하였다.

• 한국정보통신학회논문지
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• 제24권6호
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• pp.736-743
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• 2020

모듈러 곱셈은 타원곡선 암호 (elliptic curve cryptography; ECC), RSA 등의 공개키 암호에서 중요하게 사용되는 산술연산 중 하나이며, 모듈러 곱셈기의 성능은 공개키 암호 하드웨어의 성능에 큰 영향을 미치는 핵심 요소가 된다. 본 논문에서는 워드기반 몽고메리 모듈러 곱셈 알고리듬의 효율적인 하드웨어 구현에 대해 기술한다. 본 논문의 모듈러 곱셈기는 SEC2 ECC 표준에 정의된 소수체 GF(p)와 이진체 GF(2k) 상의 11가지 필드 크기를 지원하여 타원곡선 암호 프로세서의 경량 하드웨어 구현에 적합하도록 설계되었다. 제안된 곱셈기 구조는 부분곱 생성 및 가산 연산과 모듈러 축약 연산이 파이프라인 방식으로 처리하며, 곱셈 연산에 소요되는 클록 사이클 수를 약 50% 줄였다. 설계된 모듈러 곱셈기를 FPGA 디바이스에 구현하여 하드웨어 동작을 검증하였으며, 65-nm CMOS 표준셀로 합성한 결과 33,635개의 등가 게이트로 구현되었고, 최대 동작 클록 주파수는 147 MHz로 추정되었다.

• 한국정보통신학회논문지
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• 제26권5호
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• pp.694-702
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• 2022

본 연구에서는 ATSC 기반 무선통신시스템을 비면허대역에서 개인방송시스템으로 활용 가능함을 보였다. 혼/간섭 신호가 존재하는 비면허대역에서 양질의 서비스를 제공하기 위하여 CR 개념을 도입한 채널 적응형 시스템으로 설계하였으며, 폐루프 능동위상배열안테나를 설계하여 연동함으로써 고신뢰성 통신이 가능함을 보였다. USRP기반으로 하는 오픈소스 신호처리 플랫폼인 GNU Radio를 사용하였고 이와 더불어 내부 FPGA에 추가적인 기능을 구현함으로써, 사용자가 원하는 ATSC 기반 개인방송 플랫폼을 쉽고 유연하게 설계하고 수정할 수 있도록 하였다. 또한, 실시간으로 송수신 간 채널의 상태 및 통신 파라미터 등의 정보를 전송하는 리턴 채널과 스펙트럼 검출을 구현하여 통신 주파수 자원을 효율적으로 관리 및 제어할 수 있도록 하였다.

• 한국정보통신학회논문지
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• 제19권1호
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• pp.185-191
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• 2015

본 논문에서는 원자력 안전등급 제어기기의 안전 통신망 구현을 위한 원자력 안전등급 통신 보드를 제안한다. 원자로 보호계통이 아날로그에서 디지털화되면서 디지털 통신망을 사용하게 되었다. 디지털 통신망은 원자력 안전등급에 사용되는 통신망으로 안전등급에서 요구하는 성능 및 시험을 통과한 통신보드가 제공되어야 한다. 통신 프로토콜 계층은 OSI 7 계층 중 물리계층, 데이터링크 계층, 어플리케이션계층만을 사용한다. 데이터 링크 계층에서는 사이버 보안을 위해 데이터 패키지를 변경하였다. 데이터 건전성을 위해 CRC32를 사용 하였으며 데이터 수신에 대해서는 재요청 및 응답을 하지 않는 단방향 통신만을 함으로써 원자력 안전계통에 영향을 주지 않게 설계 되었다. 또한 원자력안전등급을 획득하기 위해서 요건, 설계, 검증의 절차에 따라 설계하였다. 하드웨어검증을 위해 전자파 시험, 노화분석 시험, 육안검사, 번인시험, 내환경 시험 및 내진 시험과 같은 기기 검증을 수행 하였다. 또한 FPGA 펌웨어 검증을 위해 IEEE 1074의 생명주기를 준수하여 단위시험과 통합 시험을 실행 하였다[1-3].