• 대한의용생체공학회:학술대회논문집
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• 대한의용생체공학회 1998년도 추계학술대회
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• pp.299-300
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• 1998

Recently the development of medical modality like as MRI, 3D US, DR etc is very active. Therefore it is more required not only the enhancement of quality in medical service but the improvement of medical system based on quantization, minimization, and optimization of high speed. Especially, as the changing into the digital modality system, it gets to start using ASIC(Application Specific Integrated Circuit) to realize one board system. It requires the implementation of hardware debugging and effective speedy algorithm with more speed and accuracy in order to support and replace existing device. If objected image could be linked to high speed process board with special interface and pre-processed using FPGA, it can be used in real time image processing and protocol of HIS(Hospital Information System). This study can support the basic circuit design of medical image board which is able to realize image processing basically using digitalized medical image, and to interface between existing device and image board containing image processing algorithm.

• 융합신호처리학회 학술대회논문집
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• 한국신호처리시스템학회 2001년도 하계 학술대회 논문집(KISPS SUMMER CONFERENCE 2001
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• pp.101-104
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• 2001

본 논문에서는 5GHz 대역을 사용하는 무선 LAN의 표준안인 IEEE 802.11a-1999를 위한 디지털 자동 이득 제어기를 제안한다. 송수신간의 동기화를 위한 신호인 Training symbol을 이용하여 수신기에 입력되는 신호의 이득을 측정한다. 측정된 이득을 이상적인 이득과 비교하여 갱신할 이득을 구한다. 갱신 이득은 신호를 증폭하는GCA(Gain Controlled Amplifier)의 입력 전압으로 변환되어 신호의 증폭도를 제어하게 된다. 본 논문에서는 하드웨어 부담을 줄이기 위해 부분 선형 근사방법을 이용하여, 갱신 이득을 GCA의 입력 전압으로 변환한다. 보다 정확한 제어를 위하여 이득 측정 및 제어 값의 갱신을 7회 반복하여 수행한다. 본 논문에서 제안한 디지털 자동 이득 제어기는 VHDL을 이용하여 설계하였으며, Xilinx CAD Tool을 이용하여 Timing Verification을 수행하였다.

• 센서학회지
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• 제27권1호
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• pp.59-63
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• 2018

Among Internet of things (IoT) applications, the most demanding requirements for the widespread realization of many IoT visions are security and low power. In terms of security, IoT applications include tasks that are rarely addressed before such as secure computation, trusted sensing, and communication, privacy, and so on. These tasks ask for new and better techniques for the protection of data, software, and hardware. An integral part of hardware cryptographic primitives are secret keys and unique IDs. Physical Unclonable Functions(PUF) are a unique class of circuits that leverage the inherent variations in manufacturing process to create unique, unclonable IDs and secret keys. In this paper, we propose a low power Arbiter PUF circuit with low error rate and high reliability compared with conventional arbiter PUFs. The proposed PUF utilizes a power gating structure to save the power consumption in sleep mode, and uses a razor flip-flop to increase reliability. PUF has been designed and implemented using a FPGA and a ASIC chip (a 0.35 um technology). Experimental results show that our proposed PUF solves the metastability problem and reduce the power consumption of PUF compared to the conventional Arbiter PUF. It is expected that the proposed PUF can be used in systems required low power consumption and high reliability such as low power encryption processors and low power biomedical systems.

• Journal of electromagnetic engineering and science
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• 제6권3호
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• pp.147-154
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• 2006

In this paper, we propose and present implementation results of a high-speed turbo decoding algorithm. The latency caused by (de) interleaving and iterative decoding in a conventional maximum a posteriori(MAP) turbo decoder can be dramatically reduced with the proposed design. The source of the latency reduction is come from the combination of the radix-4, dual-path processing, parallel decoding, and rearly-stop algorithms. This reduced latency enables the use of the turbo decoder as a forward error correction scheme in real-time wireless communication services. The proposed scheme results in a slight degradation in bit-error rate(BER) performance for large block sizes because the effective interleaver size in a radix-4 implementation is reduced to half, relative to the conventional method. Fixed on the parameters of N=212, iteration=3, 8-states, 3 iterations, and QPSK modulation scheme, we designed the adaptive high-speed turbo decoder using the Xilinx chip (VIRTEX2P (XC2VP30-5FG676)) with the speed of 17.78 Mb/s. From the results, we confirmed that the decoding speed of the proposed decoder is faster than conventional algorithms by 8 times.

• 문화기술의 융합
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• 제1권3호
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• pp.83-85
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• 2015

최근 가전제품, 모바일 장비, 웨어러블 컴퓨터 등의 IoT 분야에서 센서 정보를 주고 받는 직렬 통신 방식이 사용된다. 기존의 SPI와 I2C 직렬 통신 방식은 클럭과 데이터 2개의 핀을 사용하여 비교적 빠른 속도로 데이터를 전송하는 방식이다. 사용되는 사물들이 점차 작아지고, 데이터 전송 정보의 양이 적어지면서 전송 속도보다는 하드웨어의 단순화가 중요한 설계요소가 되는 응용분야가 늘어나고 있다. 본 논문에서는 단일 핀을 사용하여, 데이터를 직렬로 송 수신하는 회로를 설계하고 FPGA로 구현하였다. 제안된 단일 핀 직렬 통신 프로토콜은 적은 양의 데이터를 저속으로 통신하는 IoT 제품에 적합하다.

• Journal of Power Electronics
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• 제16권6호
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• pp.2212-2220
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• 2016

Based on the conventional PID algorithm and the adaptive PID (AD-PID) algorithm, a separate sampling adaptive PID (SSA-PID) algorithm is proposed to improve the transient response of digitally controlled DC-DC converters. The SSA-PID algorithm, which can be divided into an oversampled adaptive P (AD-P) control and an adaptive ID (AD-ID) control, adopts a higher sampling frequency for AD-P control and a conventional sampling frequency for AD-ID control. In addition, it can also adaptively adjust the PID parameters (i.e. $K_p$, $K_i$ and $K_d$) based on the system state. Simulation results show that the proposed algorithm has better line transient and load transient responses than the conventional PID and AD-PID algorithms. Compared with the conventional PID and AD-PID algorithms, the experimental results based on a FPGA indicate that the recovery time of the SSA-PID algorithm is reduced by 80% and 67% separately, and that overshoot is decreased by 33% and 12% for a 700mA load step. Moreover, the SSA-PID algorithm can achieve zero overshoot during startup.

• 한국전자파학회논문지
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• 제10권3호
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• pp.368-377
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• 1999

본 연구에서는 차세대 이동통신인 2 GHz 광대역 CDMA 송신기를 설계, 제작하였다. 변조방식으로는 QPSK방식보다 전력효율이 우수한 등포락선 특성을 갖는 CC-OQPSK 변조기를 ASIC화가 용이한 FPGA 회로로 구현하였다. 송신기를 제작하여 측정한 결과, 이중변환방식의 중간주파수단은 1차 변화주파수 240 MHz에서 우수한 고조파 제거특성과 20dB의 이득을 얻었다. 2단 RF증폭기는 1.9GHz대역에서 17dB의 이득을 가지며 이때의 채널 출력전력은 +21.14dBm이었다. 본 연구에서 제작한 송신기의 전기적 특성은 설계기준으로 설정한 2GHz대을 위한 W-CDMA 송신기의 규격을 만족함을 확인하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2002년도 춘계종합학술대회
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• pp.264-267
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• 2002

본 논문에서는 고속 입력 큐 스위치에서 발생하는 중재정보전달지연 현상을 수용하기 위한 고성능 라우팅엔진의 구조를 제안한다. 제안된 고성능 라우팅엔진은 2.5Gbps의 스위치 입출력 포트 속도에 대해 사용자 셀 데이터의 지연 없이 동작한다. 또한 입력버퍼와 중앙중재기 사이에서 발생하는 요청신호와 허가신호의 전송지연을 수용하는 구조로 설계되었다. 중재정보전송지연 현상의 처리 방법으로는 고속 쉬프터를 사용하여 많은 회로의 추가 없이 구현하였다. 라우팅엔진 내의 세부 블록의 파이프라인 처리를 통하여 저 가격 고성능의 입력 버퍼 설계를 실현하였다.

• 한국통신학회논문지
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• 제38C권2호
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• pp.196-201
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• 2013

본 논문은 LDPC 부호화 과정에서 기존의 부호화 방식은 패리티를 구하는 과정에서 이전의 패리티 값을 알아야 다음 패리티 값을 알 수 있으므로, 항상 패리티 개수만큼의 클럭이 필요하다. 따라서 본 논문에서는 기존의 직렬구조에서 360 개의 부분 병렬을 이용하여, 그리고 부호화 구조에서 메모리를 효율적으로 적용하여, 고속으로 부호화 알고리즘을 제안하였다. DVB-S2기반의 LDPC 부호화율 1/2 일 때, 기준 클럭 100MHz에서 최대 throughput이 10Gbps 가 가능함을 알 수 있었다.

• 한국통신학회논문지
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• 제31권8B호
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• pp.745-756
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• 2006

본 논문에서는 TCAM을 이용해 패킷 필터링 시스템을 구현하는 경우 범위 규칙과 부정 규칙을 검색하는데 있어 기존의 방법보다 효율적으로 검색할 수 있는 방안을 제시하였다. 범위 규칙의 경우 그레이코드를 이용한 CRG(Converting Range rules using Gray code) 알고리즘을 제안하였으며, 부정 규칙을 효율적으로 검색하기 위한 방안으로는 nTCAM(TCAM with negation) 구조를 제안하였다. 또한 시뮬레이션을 통해 CRG 알고리즘과 nTCAM의 기능을 검증하였다. 성능 평가를 위해 제안 방안을 SNORT 규칙에 적용시킨 결과 IPv4와 IPv6 환경에서 기존의 방법과 비교할 때 각각 93%와 98%의 TCAM 엔트리를 절감하였다.