• 정보처리학회논문지A
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• 제14A권3호
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• pp.141-146
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• 2007

본 논문에서는 FPCA 기반의 시뮬레이션가속을 통한 함수적 검증에서 매 설계오류의 수정 과정에서 필수적으로 진행되어야 하였던 긴 FPGA 컴파일 시간에 의한 오랜 디버깅턴어라운드시간을 단축할 수 있는 FPGA 컴파일 회피를 통한 효과적인 시뮬레이션가속 방법을 제시하였다. 마이크로컨트롤러 설계의 함수적 검증에 제안된 방법을 적용한 결과, 본 논문에서 제안된 방법이 시뮬레이션가속의 높은 시뮬레이션 수행 속도를 유지하는 동시에 디버깅턴어라운드시간도 크게 단축할 수 있음을 확인할 수 있었다.

• 대한전기학회논문지:전력기술부문A
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• 제48권3호
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• pp.304-312
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• 1999

In order to make industrial robots and CNC machine tools perform tasks efficiently, each axis has to be accelearated and decelerated appropriately. The existing techniques for the acceleration and deceleration of industrial robots and CNC machine tools are not efficient to generate velocity profiles. Thus, these previous techniques cannot generate velocity generating velocity profiles that cannot be generated by them. Based on the proposed approach, an acceleration and deceleration circuit for industrial robots and CNC machine tools is designed with a FPGA by using the VHDL.

• 전기전자학회논문지
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• 제25권4호
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• pp.634-643
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• 2021

본 논문에서는 실시간 SAR (synthetic aperture radar) 영상 생성을 위한 RDA (range Doppler algorithm)의 FPGA 기반 가속화 기법을 제안한다. RDA의 연산 과정인 거리 및 방위 압축 연산을 가속하기 위한 시스토릭 어레이 구조 기반 정합 필터와 RCM (range cell migration)을 보상해 주기 위한 고속의 sinc 보간 연산기의 하드웨어 구조를 제시하고, Xilinx Alveo FPGA에 다채널 커널 형태로 구현하여 가속을 진행하였다. 제안된 구조의 하드웨어를 사용하여 4096×4096 크기의 영상 생성시간을 측정한 결과, Nvidia RTX3090 GPU를 사용하여 SAR 영상을 생성하는 시간보다 약 2배 가속이 가능함을 확인하였다. 또한, 제안된 가속 하드웨어는 60,247개의 CLB LUT, 103,728개의 CLB register, 20개의 block RAM tile과 592개의 DPS로 구현 가능하며, 최대 동작속도는 312 MHz임을 확인하였다.

• 한국정보통신학회논문지
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• 제25권10호
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• pp.1279-1286
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• 2021

Electrocardiogram (ECG) 신호는 심장의 이상을 조기에 진단하기 위한 좋은 지표이다. ECG 신호는 사람마다 기준이 되는 정상 신호의 형태가 다르고, 진단에 많은 데이터가 필요하다. 본 논문에서는 ECG 신호 진단을 효율적으로 가속하기 위한 OpenCL을 기반 FPGA-GPU 혼합 계층 적응형 플랫폼을 제안한다. 플랫폼에서 MIT-BIH 부정맥 신호데이터의 19870개 ECG 신호를 진단한 결과 FPGA 가속기는 진단 시간이 1.15s로 소프트웨어로 실행했을 때보다 89.94% 감소하였고, 전력 소모는 84.0% 감소하였다. GPU 가속기는 실행 시간이 소프트웨어 대비 83.56% 감소한 1.87s였으며, 전력 소모는 62.3% 감소하였다. 제안하는 FPGA-GPU 혼합 플랫폼은 FPGA 가속기보다 진단 속도가 느리지만 GPU를 이용하여 상황에 따라 유연한 알고리즘을 동작할 수 있다.

• 제어로봇시스템학회논문지
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• 제15권2호
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• pp.148-154
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• 2009

In this paper, an embedded Kalman filter for a time-delayed controller is designed on an FPGA to estimate accelerations of the robot arm. When the time-delayed controller is used as a controller, the inertia estimation along with accelerations is needed to form the control law. Although the time-delayed controller is known to be robust to cancel out uncertainties in the nonlinear systems, performances are very much dependent upon estimating the acceleration term ${\ddot{q}}(t-{\lambda})$ along with inertia estimation ${\hat{D}}(t-{\lambda})$. Estimating accelerations using the finite difference method is quite simple, but the accuracy of estimation is poor specially when the robot moves slowly. To estimate accelerations more accurately, various filters such as the least square fit filter and the Kalman filter are introduced and implemented on an FPGA chip. Experimental studies of following the desired trajectory are conducted to show the performance of the controller. Performances of different filters are investigated experimentally and compared.

• ETRI Journal
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• 제39권4호
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• pp.525-534
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• 2017

A hardware-acceleration architecture that separates virtual network functions (VNFs) and network control (called HSN) is proposed to solve the mismatch between the simple flow steering requirements and strong packet processing abilities of software-defined networking (SDN) forwarding elements (FEs) in SDN/network function virtualization (NFV) architecture, while improving the efficiency of NFV infrastructure and the performance of network-intensive functions. HSN makes full use of FEs and accelerates VNFs through two mechanisms: (1) separation of traffic steering and packet processing in the FEs; (2) separation of SDN and NFV control in the FEs. Our HSN prototype, built on NetFPGA-10G, demonstrates that the processing performance can be greatly improved with only a small modification of the traditional SDN/NFV architecture.

• Journal of Information Processing Systems
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• 제8권1호
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• pp.133-144
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• 2012

In order to make cognitive radio systems a practical technology to be deployed in real-world scenarios, the core Software Defined Radio (SDR) systems must meet the stringent requirements of the target application, especially in terms of performance and energy consumption for mobile platforms. In this paper we present a feasibility study of hardware acceleration as an energy-efficient implementation for SDR. We identified the amplifier function from the Software Communication Architecture (SCA) for hardware acceleration since it is one of the functions called for most frequently and it requires intensive floating-point computation. Then, we used the Virtex5 Field-Programmable Gate Array (FPGA) to perform a comparison between compiler floating-point support and the on-chip floating-point support. By enabling the on-chip floating-point unit (FPU), we obtained as high as a 2X speedup and 50% of the overall energy reduction. We achieved this with an increase of the power consumption by no more than 0.68%. This demonstrates the feasibility of the proposed approach.

• 전기전자학회논문지
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• 제21권4호
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• pp.388-396
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• 2017

얼굴 검출에는 다양한 포즈, 빛의 세기, 얼굴이 가려지는 현상 등의 많은 변수가 존재하므로, 높은 성능의 검출 시스템이 요구된다. 이에 영상 분류에 뛰어난 Convolutional Neural Network (CNN)이 적절하나, CNN의 많은 연산은 고성능 하드웨어 자원을 필요로한다. 그러나 얼굴 검출을 위한 소형, 모바일 시스템의 개발에는 저가의 저전력 환경이 필수적이고, 이를 위해 본 논문에서는 소형의 FPGA를 타겟으로, 얼굴 검출에 적절한 3-Stage Cascade CNN 구조를 기반으로하는 CPU-FPGA 통합 시스템을 설계 구현한다. 가속을 위해 알고리즘 단계에서 Adaptive Region of Interest (ROI)를 적용했으며, Adaptive ROI는 이전 프레임에 검출된 얼굴 영역 정보를 활용하여 CNN이 동작해야 할 횟수를 줄인다. CNN 연산 자체를 가속하기 위해서는 FPGA Accelerator를 이용한다. 가속기는 Bottleneck에 해당하는 Convolution 연산의 가속을 위해 FPGA 상에 다수의 FeatureMap을 한번에 읽어오고, Multiply-Accumulate (MAC) 연산을 병렬로 수행한다. 본 시스템은 Terasic사의 DE1-SoC 보드에서 ARM Cortex A-9와 Cyclone V FPGA를 이용하여 구현되었으며, HD ($1280{\times}720$)급 입력영상에 대해 30FPS로 실시간 동작하였다. CPU-FPGA 통합 시스템은 CPU만을 이용한 시스템 대비 8.5배의 전력 효율성을 보였다.

• 전기전자학회논문지
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• 제24권1호
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• pp.225-231
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• 2020

본 연구에서는 임베디드 시스템에 적용하기 위해 자원이 제한된 조건의 FPGA를 기반으로 BWN 가속처리를 하는 방법을 제시하였다. 사용할 수 있는 로직의 개수가 제한적이기 때문에 다양한 크기의 Conv-layer, FC-layer를 처리할 수 있는 하나의 연산장치를 설계해서 재활용하였다. Input feature map 데이터를 한번에 병렬처리를 할 수 없는 경우 데이터를 여러 번 읽어서 중간결과를계산하고 합산하여 최종 출력을 계산하였다. 사용할 수 있는 BRAM 모듈 개수가 제한적이기 때문에 BWN 가속기내의 데이터 bit수를 최소화한 구조를 사용하였다. 구현한 BWN가속기의 이미지 분류 처리 시간은 소형 시스템과 비교하였을 때 처리시간 측면에서 우수함을 보였고 고성능 시스템과 비교하였을 때는 데스크탑 PC보다는 빠르고 높은 클럭속도의 GPU시스템의 50%정도 느렸다. BWN가속기는 50MHz의 느린 clock을 사용하므로 성능대비 전력측면에서 유리함을 확인할 수 있었다.

• 한국정보통신학회논문지
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• 제25권1호
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• pp.20-26
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• 2021

오늘날의 시스템들은 더 빠른 실행 속도와 더 적은 전력 소모를 위해 하드웨어와 소프트웨어 요소를 함께 포함하고 있다. 기존 하드웨어 및 소프트웨어 공동 설계에서 소프트웨어와 하드웨어의 비율은 설계자의 경험적 지식에 의해 나뉘었다. 설계자들은 반복적으로 가속기와 응용 프로그램을 재구성하고 시뮬레이션하며 최적의 결과를 찾는다. 설계를 변경하며 반복적으로 시뮬레이션하는 것은 시간이 많이 소모되는 일이다. 본 논문에서는 에너지 효율적인 FPGA 가속기 설계를 위한 하드웨어 및 소프트웨어 공동 설계 플랫폼을 제안한다. 제안하는 플랫폼은 가속기를 구성하는 주요 성분을 변수화해 응용 프로그램 코드와 하드웨어 코드를 자동으로 생성하여 설계자가 적절한 하드웨어 비율을 쉽게 찾을 수 있도록 한다. 공동 설계 플랫폼은 Xilinx Alveo U200 FPGA가 탑재된 서버에서 Vitis 플랫폼을 기반으로 동작한다. 공동 설계 플랫폼을 통해 1000개의 행을 가지는 두 행렬의 곱셈 연산 가속기를 최적화한 결과 응용프로그램보다 실행 시간이 90.7%, 전력 소모가 56.3% 감소하였다.