• 한국정보통신학회논문지
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• 제10권1호
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• pp.80-87
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• 2006

CCTV(Closed Circuit TeleVision)에 사용되는 CCD(Charge Coupled Device)는 일본의 소니가 시장을 $80\%$ 선점하고 있다. 이는 다른 회사가 따라오지 못할 만큼의 성능을 가지고 있기 때문인데, 문제는 CCD에서 사용되는 clock 주파수가 범용 비디오 인코더에서 사용하는 주파수와 다르다는 것이다. 이 때문에 범용 비디오 인코더를 사용하여 TV 출력을 만들려면, 화면 크기를 조절해 주는 scaler와 2개 clock의 동기를 잡아주는 PLL(Phase Loop Lock)이 필요하다. 그래서 본 논문에서는 scaler와 PLL을 사용하지 않고도 TV 출력 신호를 만들 수 있도록 CCD와 동일한 clock으로 동작하는 비디오 인코더를 제안한다. 본 비디오 인코더는 ITU-R BT.601 4:2:2, ITU-R BT.656 중 하나의 입력을 받아서 NTSC, PAL등의 S-video 신호와 CVBS(Composite Video Baseband Signals)로 바꾸어 준다. 입력 클럭이 가변하기 때문에 인코더 내부에서 사용하는 필터의 특성도 가변되도록 설계하였고 하드웨어 크기를 줄이기 위해서 곱셈기를 사용하지 않는 구조로 설계하였다. 명암 신호와 색차 신호를 위한 디지털 필터의 bit width는 하드웨어 설계 시 발생할 수 있는 오차를 ${\pm}1$ LSB(Least Significant Bit) 이하가 되도록 정하여 양질의 복합 영상 신호를 만들 수 있도록 하였다. 제안된 시스템은 Altera FPGA인 Stratix EP1S80B953C6ES을 이용하여 검증을 수행하였다.

• 한국정보통신학회논문지
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• 제17권10호
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• pp.2323-2329
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• 2013

웹서비스들은 데이터를 표현하기 위해 XML을 채택하고 있으며, 데이터의 사용을 위해 XML 파서가 필요하다. XML 파서에서 DOM(Document Object Model)은 가장 널리 사용되는 방법이지만, 트리를 생성하는 전처리 작업과 추가 메모리 공간이 요구되기 때문에 제한적 자원을 갖는 시스템들에는 적합하지 않다. 본 논문에서는 시스템의 성능 향상을 위해 전처리가 요구되지 않는 실패 전이를 갖는 스트리밍 XML 트리(StreXTree: Streaming XML Tree) 파서를 제안한다. 이전의 다른 연구들과 비교하여, 제안된 StreXTree 파서는 Search 파서 보다 약 2.39배, RBStreX 파서 보다 약 3.02배 성능이 향상되었다. 게다가, 제안된 StreXTree 파서는 XML의 구조와 문법을 검증하기 위한 Well-Formed 검사를 지원한다.

• 전자공학회논문지SC
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• 제41권1호
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• pp.25-32
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• 2004

교통 분야에서도 역시 영상을 이용한 시스템의 개발이 주요 이슈가 되고 있다. 이는 영상을 이용한 시스템의 경우 설치비용이 기존 시스템들에 비해 엄청나게 저렴하다는 것과 설치하는 기간 중에도 교통의 흐름을 거의 방해하지 않고 설치가 가능하다는 장점을 가지고 있기 때문이다. 본 연구에서는 임베디드 시스템 환경에서 영상 검지기 시스템의 구현을 제안하였다. 전체 시스템은 호스트 컨트롤러 보드부분과 영상처리 보드 부분으로 나뉜다. 호스트 컨트롤러 보드 부분은 전체 시스템의 제어와 외부와의 인터페이스, 그리고 OSD(On Screen Display) 부분을 담당하게 된다. 영상처리 보드 부분은 알고리즘의 적용, 마우스 신호의 베어를 담당하고 있다 그리고 안정적인 호스트 컨트롤러의 보드의 운영을 위해 uC/OS-II 를 호스트 컨트롤러 보드에 포팅하였다.

• 한국항행학회논문지
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• 제18권5호
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• pp.437-444
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• 2014

모듈통합형 항공전자시스템은 연방형의 LRU (line replaceable unit)의 기능을 하나의 LRM (line replaceable module)에서 제공하고, 하나의 cabinet에 여러 개의 LRM을 탑재한다. IMA core 시스템의 VPM (video processing module)은 LRM으로써 ARINC 818 ADVB (avionics digital video bus)의 bridge 및 gateway 역할을 한다. ARINC 818은 광 대역폭, 적은 지연시간, 비 압축 디지털영상 전송을 위해 개발된 규격이다. VPM의 FPGA IP core는 ARINC 818 to DVI 또는 DVI to ARINC 818 처리와 video decoder, overlay 기능을 가진다. 본 논문에서는 VPM 하드웨어 구현에 대해 다루고, VPM 기능과 IP core 성능 검증 결과를 보인다.

• 한국자동차공학회논문집
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• 제25권1호
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• pp.92-102
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• 2017

For an automotive surveillance radar system, fast-chirp train based FMCW (Frequency Modulated Continuous Wave) radar is a very effective method, because clutter and moving targets are easily separated in a 2D range-velocity map. However, pedestrians with low echo signals may be masked by strong clutter in actual field. To address this problem, we proposed in the previous work a clutter cancellation and moving target indication algorithm using the coherent phase method. In the present paper, we initially composed the test set-up using a 24 GHz FMCW transceiver and a real-time data logging board in order to verify this algorithm. Next, we created two indoor test environments consisting of moving human and stationary targets. It was found that pedestrians and strong clutter could be effectively separated when the proposed method is used. We also designed and implemented these algorithms in FPGA (Field Programmable Gate Array) in order to analyze the hardware and time complexities. The results demonstrated that the complexity overhead was nearly zero compared to when the typical method was used.

• 한국시뮬레이션학회:학술대회논문집
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• 한국시뮬레이션학회 2001년도 The Seoul International Simulation Conference
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• pp.440-443
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• 2001

As inter-network traffics grows rapidly, the router systems as a network component becomes to be capable of not only wire-speed packet processing but also plentiful programmability for quality services. A network processor technology is widely used to achieve such capabilities in the high-end router. Although providing two such capabilities, the network processor can't support a deep packet processing at nominal wire-speed. Considering QoS may result in performance degradation of processing packet. In order to achieve foster processing, one chipset of network processor is occasionally not enough. Using more than one urges to consider a problem that is, for instance, an out-of-order delivery of packets. This problem can be serious in some applications such as voice over IP and video services, which assume that packets arrive in order. It is required to develop an effective packet processing mechanism leer using more than one network processors in parallel in one linecard unit of the router system. Simulation analysis is also needed for verifying the mechanism. We propose the packet processing mechanism consisting of more than two NPs in parallel. In this mechanism, we use a load-balancing algorithm that distributes the packet traffic load evenly and keeps the sequence, and then verify the algorithm with simulation analysis. As a simulation tool, we use DEVSim++, which is a DEVS formalism-based hierarchical discrete-event simulation environment developed by KAIST. In this paper, we are going to show not only applicability of the DEVS formalism to hardware modeling and simulation but also predictability of performance of the load balancer when implemented with FPGA.

• 한국정보통신학회논문지
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• 제14권1호
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• pp.89-96
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• 2010

본 논문은 얼굴을 관심 영역(ROI)으로 사용하는 자동 초점(AF, Auto Focusing) 시스템을 위 한 얼굴 검출 기능(Face Detection)의 얼굴 추적 향상 방법에 관한 것이다. 피부색을 바탕으로 얼굴을 검출하는 기존의 얼굴 검출 기능에서는 얼굴을 추적하기 위하여 이전 프레임에 검출된 얼굴 영역에 대하여 현재 프레임의 스킨 픽셀 비율을 사용한다. 이 방법은 동영상에서 얼굴 영역의 안정성은 뛰어나지만, 얼굴 추적 성능은 다소 떨어진다. 따라서 얼굴 추적 성능을 향상 시키기 위하여, 이전 프레임에 검출된 얼굴 영역과 현재 프레임에 검출된 얼굴 영역의 겹침을 조사하여 겹치는 영역의 면적을 이용하여 얼굴을 추적하는 방법을 제안하였다. 검증을 위하여 FPGA 보드와 모바일 폰 카메라용 CIS를 이용하여 실시간으로 얼굴 검출을 촬영하였고, 검출된 얼굴의 이동 궤적을 이용하여 성능을 검증하였다.

• 전자공학회논문지C
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• 제36C권3호
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• pp.8-16
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• 1999

본 논문에서는 변형된 유클리드(Modified Euclid) 알고리즘을 이용한 {{{{ { GF}_{ } }}}}(2\sup 8\)의 Reed-Solomon(RS) 복호기에 대하여 VLSI로 설계하였다. 면적의 관점에서 효율적인 설계를 위하여 레지스터와 유클리드 ALU를 최대로 공유하는 여러 가지의 새로운 구조를 제안하였다. 에러 위치 다양식 (σ(χ))과 에러 평가 다항식 (ω(χ))을 계산하기 위하여 16개의 ALU 대신에 1개의 ALU를 사용하였으며, 이들 다항식의 계수를 저장하기 위한 레지스터를 24개 대신에 18개를 사용하였다. VHDL을 이용하여 시뮬레이션을 행하고 FLEX\sup TM\ FPGAF를 이용하여 구현을 행함으로써 제안한 구조에 대한 정확성을 검증하였으며 DVD(Digital Versatile Disc)시스템을 위하여(208,192,17) RS 부호와 (182,172,11) RS 부호에 대한 복호 기능을 갖는 RS 복호기를 0.6㎛의 CMOS TLM Compass\sup TM 라이브러리를 사용하여 게이트 숫자가 약 17,000 이고, 코어 면적이 2.299×2.284(5.25㎟)인 VLSI로 설계함으로써 효용성을 검증하였다. 한편, 설계한 칩은20MHz로 동작함을 확인하여 DVD의 요구조건인 3.74MHz를 만족함을 확인하였다.

• 전기전자학회논문지
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• 제19권3호
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• pp.400-406
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• 2015

본 논문에서는 IEEE 802.11p WAVE 모뎀을 위한 다이버시티 모뎀 구조를 제안하고 설계하였으며, 이를 실차에 장착하여 성능테스트를 수행하였다. 제안한 구조는 듀얼채널과 다이버시티 기능을 선택적으로 수행할 수 있으며, 선택적 안테나 다이버시티와 Maximum Ratio Combining (MRC) 다이버시티 기능 중하나를 선택하여 수신할 수 있다. 개발된 구조는 HDL로 설계되어 Xillinx Kintex7보드를 이용하여 실도로에서 실차에 장착하여 테스트를 수행하여 성능을 검증하였다. 실험결과 개발된 다이버시티 모뎀은 단일 채널 모뎀에 비하여 안정적인 통신 성공률을 유지할 수 있으며, 전송거리도 안테나 후면 수신시 최소 100%이상 향상됨을 확인하였다.

• 대한전자공학회논문지SD
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• 제46권12호
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• pp.30-35
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• 2009

본 논문에서는 3GPP (third generation partnership project) 릴리즈 7 고속 패킷 접속 에볼루션 규격에 포함된 기능 중 기지국 수용 능력 향상, 지연 시간 단축, 그리고 단말소비 전력 감소를 목적으로 새롭게 추가된 연속적인 패킷 연결 프로토콜의 유연한 설계 구조에 대한 것이다. 상기 프로토콜이 3GPP 고속 패킷 접속 규격 기준으로 새롭게 추가된 기능임에 착안하여, 기존 설계 및 검증된 고속 패킷 접속 플랫폼에서 최소한의 하드웨어 변경 및 추가만으로 상기 프로토콜이 구현되도록 고려하였다. 상기 제안된 연속적인 패킷 연결 프로토콜은 비연속적인 송/수신 모드 관련 신호 생성부와 기존 고속 패킷 접속 플랫폼과의 연동을 위한 인터페이스부로 구분된다. 마지막으로 제안된 연속적인 패킷 연결 프로토콜은 셀룰러 이동통신 분야에 적합하도록 규정화된 검증 단계에 따라 기존 고속 패킷 접속 FPGA 단말 모뎀 플랫폼 상에서 다양한 시나리오에 따라 검증되었다.