• 융합보안논문지
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• 제7권2호
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• pp.17-25
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• 2007

본 논문에서는 차세대 패킷 네트워크에서의 서비스 품질 기능 고도화를 목적으로 상대적 지연 차별화 기능을 제공하는 알고리듬을 제시하고 시뮬레이션을 통해 성능 분석을 수행한다. 또한, 제안된 알고리듬을 XPC 860 CPU 기반의 시험 보드상에서 VHDL로 구현하여 실제 트래픽 입력 상황하에서의 성능 분석을 수행한다. 제안된 알고리듬은 매 시간 구간마다 입력되는 트래픽을 측정하고 이를 기반으로 다음 시간 구간 동안 입력될 트래픽의 양을 예측한 후 실제로 다음 시간 구간 동안에 입력된 트래픽과 비교하여 오차분을 도출하여 이를 다음 타임 슬롯의 지연 차별화 동작에 지속적으로 반영하는 것이 특징적 요소이므로 오차분을 고려하지 않는 기존 방식에 비해 버스트 트래픽에 대하여 우수한 적응성을 보여준다. 제안된 방식의 성능은 시뮬레이션과 실제 보드상에서의 시험을 통해 절대적 지연 목표를 충족시킴과 동시에 기존 방식에 비해 버스트 트래픽에 대하여 성능 개선 효과가 달성됨이 확인된다.

• 한국정보통신학회논문지
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• 제14권12호
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• pp.2628-2635
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• 2010

본 논문에서는 차량용 FMCW(Frequency Modulated Continuous Wave) 레이더의 도플러 주파수와 아날로그-디지털 변환기 비트 수에 따른 탐지 성능 분석 및 신호처리부 개발을 진행하고자 한다. 성능 평가를 위한 FMCW 레이더의 시스템 모델은 송신부와 수신부로 구성되어 있으며 채널은 가우시안 잡음 환경을 사용한다. 이론과 시뮬레이션을 통해서 시스템 모델을 검증한다. 수신부에서는 수신 신호와 기준 신호사이의 부정합으로 인한 주파수 오차가 발생하게 된다. 75cm의 분해능를 갖는 FMCW 레이더에서 도플러 주파수가 약 38KHz이하인 경우 탐지 성능의 열화가 발생하지 않음을 알 수 있다. 아날로그-디지털 변환기 비트에 따른 탐지 성능은 6비트가 최소의 비트로 결정될 수 있음을 알 수 있다. 그리고 FPGA를 이용하여 디지털 송신 파형 발생기를 위한 집적 디지털 신디사이저(Direct Digital Synthesis) 칩을 기반한 FMCW 레이더 신호처리부를 설계 및 구현을 진행한다.

• 한국통신학회논문지
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• 제30권2A호
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• pp.129-136
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• 2005

지정된 비트 크기를 갖는 승산기 코어의 Verilog-HDL 모델을 생성하는 가변 정밀도 승산기 생성기 (VPM_Gen; Variable-Precision Multiplier Generator)에 대해 기술한다. 사용자의 필요에 따라 승수와 피승수의 비트 수를 8-비트${\sim}32$-비트 범위에서 1-비트 단위로 선택할 수 있으며, 승산결과는 $8-b{\sim}64-b$ 범위에서 2-비트 단위로 절사할 수 있도록 함으로써 총 3,455 가지 승산기 코어를 생성할 수 있다. 승산결과가 절사되는 경우, 절사되는 부분의 회로를 제거함으로써 게이트 수와 전력소모가 각각 최대 40%와 30% 감소되도록 하였으며, 이를 통해 효율적인 저전력 승산기 코어가 구현되도록 하였다. 또한, 절사 비트 수에 따른 적응 오차보상 방법을 적용함으로써 절사오차가 최소화되도록 하였다. VPM_Gen에 의해 생성되는 승산기 코어는 Xilinx FPGA 보드와 논리분석기를 통하여 그 기능을 검증하였다.

• 한국정보과학회논문지:시스템및이론
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• 제31권8호
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• pp.453-464
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• 2004

In order to solve the well-known drawback of reduced flexibility that is associate with ASIC implementations, this paper proposes a novel arithmetic unit over GF(2$^{m}$ ) for field programmable gate arrays (FPGAs) implementations of elliptic curve cryptographic processor. The proposed arithmetic unit is based on the binary extended GCD algorithm and the MSB-first multiplication scheme, and designed as systolic architecture to remove global signals broadcasting. The proposed architecture can perform both division and multiplication in GF(2$^{m}$ ). In other word, when input data come in continuously, it produces division results at a rate of one per m clock cycles after an initial delay of 5m-2 in division mode and multiplication results at a rate of one per m clock cycles after an initial delay of 3m in multiplication mode respectively. Analysis shows that while previously proposed dividers have area complexity of Ο(m$^2$) or Ο(mㆍ(log$_2$$^{m}$ )), the Proposed architecture has area complexity of Ο(m), In addition, the proposed architecture has significantly less computational delay time compared with the divider which has area complexity of Ο(mㆍ(log$_2$$^{m}$ )). FPGA implementation results of the proposed arithmetic unit, in which Altera's EP2A70F1508C-7 was used as the target device, show that it ran at maximum 121MHz and utilized 52% of the chip area in GF(2$^{571}$ ). Therefore, when elliptic curve cryptographic processor is implemented on FPGAs, the proposed arithmetic unit is well suited for both division and multiplication circuit.

• 전기전자학회논문지
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• 제27권4호
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• pp.624-629
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• 2023

본 논문에서는 ESPRIT(estimation of signal parameters via rotational invariance techniques)알고리듬 기반 재구성 가능한 각도 추정기를 제안 및 설계하였다. ESPRIT은 배열 안테나(uniform linear array)의 천이불변(shift invariance) 성질을 이용해 배열 안테나에 도래하는 신호의 도래각을 추정하는 알고리듬이다. 하지만 여전히 ESPRIT 알고리즘은 공분산 행렬, 고윳값 분해 등 높은 복잡도를 가지는 연산을 필요로 하므로 실시간 도래각 추정을 위해 하드웨어 프로세서로 구현이 필요하다. ESPRIT에서 성능은 안테나 개수와 관련이 있으며, 응용에 따라 요구되는 안테나 수는 상이할 수 있다. 이에 본 논문에서는 응용되는 분야에 따라 성능을 높이고 연산 복잡도 문제를 시킬 수 있도록 2 ~ 8개의 가변 안테나 개수를 지원하는 ESPRIT 프로세서를 제안하였다. 또한, 제안된 ESPRIT 프로세서는 MI-ESPRIT 구조를 기반으로 배열 안테나의 다중 불변성을 활용하여 성능을 향상시켰으며, 최소자승법 알고리즘을 간소화 시켜 복잡도를 감소시켰다.

• 정보처리학회논문지C
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• 제13C권1호
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• pp.83-94
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• 2006

본 논문에서는 미국 NIST에서 차세대 암호화 알고리즘으로 채택한 Rijndeal 알고리즘을 적용한 물리 계층 ATM 셀 보안 기법에 관한 것이다. ATM 셀 보안 기법을 기술하기 위해 물리 계층에서의 데이터 암호화 시의 표준 ISO 9160을 만족하는 데이터 보안 장치를 하드웨어로 구현하여 STM-1급(155.52Mbps) 의 ATM 망에서 암호화/복호화 과정을 검증하였다. 기존의 DES 알고리즘이 블럭 및 키 길이가 64 비트이므로 대용량 데이터 처리가 어렵고 암호화 강도가 취약함에 비해, Rijneal 알고리즘은 블럭 크기가 128 비트이며 키 길이는 128, 192, 256 비트 중 선택 가능해 시스템에 적용 시 유연성을 높일 수 있고 고속 데이터 처리 시에 유리하다. 물리 계층 ATM 셀 데이터의 실시간 처리를 위해 Rijndael 알고리즘을 FPGA로 구현한 소자를 사용하여 직렬로 입력되는 UNI(User Network Interface) 셀을 순환 여유 검사 방법을 이용하여 셀의 경계를 판별하고 셀이 사용자 셀인 경우, 목적지의 주소값 등 제어 데이터를 지니고 있는 헤더 부분을 분리한 48 옥텟의 페이로드를 병렬로 변환, 16 옥텟(128 비트) 단위로 3 개의 암호화 모듈에 각각 전달하여 암호화 과정을 마친 후 버퍼에 저장해 둔 헤더를 첨가하여 셀로 재구성하여 전송하여 준다. 수신단에서 복호화 시에는 페이로드 종류를 판별하여, 사용자 셀인 경우에는 셀의 경계를 판별한 다음 페이로드를 128 비트 단위로 3 개의 암호화 모듈에 각각 전달하여 복호화하며, 유지 보수 셀인 경우에는 복호화 과정을 거치지 않는다. 본 논문에 적용한 Rijndael 암호화 소자는 변형된 암복호화 과정을 적용하여 제작된 소자로 기존에 발표된 소자에 비해 비슷한 성능을 지니면서 면적 대 성능비가 우수한 소자를 사용하였다.ochlorococcus의 수층별 평균 풍도의 수직분포는 표면 혼합층에서 유사한 수준을 보이다 이심에서 급격한 감소를 나타냈다. 그러나 TSWP에선 풍도의 급격한 감소가 나타나지 많고 100 m 수심까지 높은 풍도를 나타냈다. Picoeukaryotes는 C-ECS에서 100 m까지 유사한 수준의 풍도를 보였으며, 동해의 $20\sim30\;m$ 수심에선 최대 풍도층이 나타났다.특별한 영향을 미치지 않는 것으로 나타났다. 동일 환자들의 골상태의 변화관찰과 신질환 관련 골감소의 요인을 밝혀내기 위한 추가적인 연구가 필요할 것으로 사료된다. 정확한 진단 및 동반된 질환을 감별하기 위한 노력이 필요하다.심되나 X-ray VCUG로 발견되지 않은 경우에는 RI VCUG를 꼭 시행하는 것이 방광요관역류의 정확한 진단을 하는데 도움이 된다..25% sodium 식이 enalapril군에서 사구체여과율이 증가됨을 관찰할 수 있었다. 4) 신절제술후 남아 있는 신조직무게를 비교하여 보면 24주째 0.25% sodium 식이군, 0.25% sodium 식이 enalapril군, 0.25% sodium 식이 nicardipine군에서 16주째 0.49% sodium 식이군, 0.49% sodium 식이 enalapril군, 0.49% sodium 식이 nicardipine 군보다 의의있게 신조직무게가 증가됨을 관찰할 수 없었다. 5) 0.25% sodium 식이군은 0.49% sodium 식이군과 비교하여 MES의 현저한 감소를 보였고 (0.25% sodium식이군: 12주; $1.97{\pm}0.02$, 24주; $2.06{\pm}0.03$ vs. 0.49% sodium 식이군: 12주; $2.29{\pm}0.09$, 16주; $2.55{\pm}0.

• 대한전자공학회논문지SD
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• 제47권4호
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• pp.41-49
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• 2010

본 논문은 다중 언폴딩 기법을 이용한 고속 SHA-1 해쉬 알고리즘 구현 방법을 제시하였다. 제안된 SHA-1 해쉬 구조는 알고리즘의 반복적인 단계 연산을 언폴딩한 후 연산의 순서를 재 배열하고, 임계경로에 포함된 연산의 일부를 이전 단계에서 선행연산하여 임계경로의 길이를 줄였다. 제안된 SHA-1 해쉬 구조는 최대 118 MHz의 동작주파수에서 5.9 Gbps 처리량을 나타낸다. 이는 기존의 SHA-1 보다 전송량이 26% 증가하였고, 회로 크기가 32% 감소하는 결과를 얻었다. 또한 이 논문에서는 여러 개의 SHA-1 모듈을 시스템 레벨에서 병렬로 연결하여 여러 개의 SHA-1을 다중 처리하여 고속화를 할 수 있는 모델을 제안했다. 이 모델은 하나의 SHA-1을 사용하는 것보다 빠르게 데이터를 처리할 수 있고 입력되는 데이터의 최소한의 지연으로 처리 가능하다. 제안된 모델은 입력되는 데이터가 지연 없이 처리 되도록 하기 위해 필요로 하는 SHA-1의 FPGA 수를 구할 수도 있다. 고속화된 SHA-1은 압축된 메시지에 유용하게 사용될 수 있고 모바일 통신이나 인터넷 서비스 등의 강한 보안에 널리 이용가능하다.

• 한국정보과학회논문지:시스템및이론
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• 제32권11_12호
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• pp.629-638
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• 2005

시스템 온 칩 설계에서 온 칩 버스는 전체 시스템의 성능을 결정하는 중요한 요소이다. 특히 프로세서, DSP 및 멀티미디어 IP와 같이 보다 높은 버스 대역폭을 요구하는 IP가 사용될 경우 온 칩 버스의 대역폭 문제는 더욱 심각해진다. 이에 따라 최근 ARM 사에서는 고성능 온 칩 버스 구조인 ML-AHB 버스 매트릭스를 제안하였다. ML-AHB 버스 매트릭스는 시스템 내의 다중 마스터와 다중 슬레이브간의 병렬적인 접근 경로를 제공하여 전체 버스 대역폭을 증가시켜주고, 최근 많은 프로세서 요소들을 사용하는 휴대형 기기 및 통신 기기 등에 적합한 고성능 온 칩 버스 구조이다. 하지만 내부 컴포넌트인 입력 스테이지와 무어 타입으로 구현된 중재 방식으로 인해 마스터가 새로운 전송을 수행할 때 또는 슬레이브 레이어를 변경할 때 마다 항상 1 클럭 사이클 지연 현상이 발생된다. 본 논문에서는 이러한 문제점을 해결하기 위해 기존 ML-AHB 버스 매트릭스 구조를 개선하였다. 기존 버스 매트릭스 구조에서 입력 스테이지를 제거하고, 개선된 구조에 적합하도록 중재 방식을 변경하여 1 클럭 사이클 지연 문제를 해결하였다. 개선된 결과 4-beat incrementing 버스트 타입으로 다수의 트랜잭션을 수행할 경우, 기존 ML-AHB 버스 매트릭스에 비해 전체 버스 트랜잭션 종료 시간 및 평균 지연 시간이 각각 약 $20\%,\;24\%$ 정도 짧아졌다. 또한 FPGA의 슬라이스 수는 기존의 ML-AHB 버스 매트릭스보다 약 $22\%$ 정도 감소하였고, 클럭 주기도 약 $29\%$ 정도 짧아졌다.

• 전기전자학회논문지
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• 제26권4호
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• pp.736-741
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• 2022

격자 기반 암호화는 최악의 경우를 기반으로 한 강력한 보안, 비교적 효율적인 구현 및 단순성을 누리기 때문에 포스트 양자 암호화 방식 중 가장 실용적인 방식이다. 오류가 있는 링 학습(R-LWE)은 격자 기반 암호화(LBC)의 공개키암호화(Public Key Encryption: PKE) 방식이며, R-LWE의 가장 중요한 연산은 링의 모듈러 다항식 곱셈이다. 본 논문은 R-LWE 암호 시스템의 중간 보안 수준의 매개 변수 집합을 대상으로 하여 근사 컴퓨팅(Approximate Computing: AC) 기술을 기반으로 한 모듈러 곱셈기를 최적화하는 방법을 제안한다. 먼저 복잡한 로직을 간단하게 구현하는 방법으로 LUT을 사용하여 근사 곱셈 연산 중 일부의 연산 과정을 생략하고, 2의 보수 방법을 활용하여 입력 데이터의 값을 이진수로 변환 시 값이 1인 비트의 개수를 최소화하여 필요한 덧셈기의 개수를 절감하는 총 두 가지 방법을 제안한다. 제안된 LUT 기반의 모듈식 곱셈기는 기존 R-LWE 모듈식 곱셈기 대비 속도와 면적 모두 9%까지 줄어들었고, 2의 보수 방법을 적용한 모듈식 곱셈기는 면적을 40%까지 줄이고 속도는 2% 향상되는 것으로 나타났다. 마지막으로 이 두 방법을 모두 적용한 최적화된 모듈식 곱셈기의 면적은 기존대비 43%까지 감소하고 속도는 10%까지 감소하는 것으로 나타났다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2014년도 제46회 동계 정기학술대회 초록집
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• pp.109-110
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• 2014

주사전자현미경(Scanning Electron Microscopy: SEM)은 고체상태에서 미세조직과 형상을 관찰하는 데에 가장 다양하게 쓰이는 분석기기로서 최근에 판매되고 있는 고분해능 SEM은 수 나노미터의 분해능을 가지고 있다. 그리고 SEM의 초점심도가 크기 때문에 3차원적인 영상의 관찰이 용이해서 곡면 혹은 울퉁불퉁한 표면의 영상을 육안으로 관찰하는 것처럼 보여준다. 활용도도 매우 다양해서 금속파면, 광물과 화석, 반도체 소자와 회로망의 품질검사, 고분자 및 유기물, 생체시료 nnnnnnnnn와 유가공 제품 등 모든 산업영역에 걸쳐 있다(Fig. 1). 입사된 전자빔이 시료의 원자와 탄성, 비탄성 충돌을 할 때 2차 전자(secondary electron)외에 후방산란전자(back scattered electron), X선, 음극형광 등이 발생하게 되는 이것을 통하여 topography (시료의 표면 형상), morphology(시료의 구성입자의 형상), composition(시료의 구성원소), crystallography (시료의 원자배열상태)등의 정보를 얻을 수 있다. SEM은 2차 전자를 이용하여 시료의 표면형상을 측정하고 그 외에는 SEM을 플랫폼으로 하여 EDS (Energy Dispersive X-ray Spectroscopy), WDS (Wave Dispersive X-ray Spectroscope), EPMA (Electron Probe X-ray Micro Analyzer), FIB (Focus Ion Beam), EBIC (Electron Beam Induced Current), EBSD (Electron Backscatter Diffraction), PBMS (Particle Beam Mass Spectrometer) 등의 많은 분석장치들이 SEM에 부가적으로 장착되어 다양한 시료의 측정이 이루어진다. 이 중 결정구조, 조성분석을 쉽고 효과적으로 할 수 있게 하는 X선 분석장치인 EDS를 SEM에 일체화시킨 장비와 EDS 및 PBMS를 SEM에 장착하여 반도체 공정 중 발생하는 나노입자의 형상, 성분, 크기분포를 측정하는 PCDS(Particle Characteristic Diagnosis System)에 대해 소개하고자 한다. - EDS와 통합된 SEM 시스템 기본적으로 SEM과 EDS는 상호보완적인 기능을 통하여 매우 밀접하게 사용되고 있으나 제조사와 기술적 근간의 차이로 인해 전혀 다른 방식으로 운영되고 있다. 일반적으로 SEM과 EDS는 별개의 시스템으로 스캔회로와 이미지 프로세싱 회로가 개별적으로 구현되어 있지만 로렌츠힘에 의해 발생하는 전자빔의 왜곡을 보정을 위해 EDS 시스템은 SEM 시스템과 연동되어 운영될 수 밖에 없다. 따라서, 각각의 시스템에서는 필요하지만 전체 시스템에서 보면 중복된 기능을 가지는 전자회로들이 존재하게 되고 이로 인해 SEM과 EDS에서 보는 시료의 이미지의 차이로 인한 측정오차가 발생한다(Fig. 2). EDS와 통합된 SEM 시스템은 중복된 기능인 스캔을 담당하는 scanning generation circuit과 이미지 프로세싱을 담당하는 FPGA circuit 및 응용프로그램을 SEM의 회로와 프로그램을 사용하게 함으로 SEM과 EDS가 보는 시료의 이미지가 정확히 일치함으로 이미지 캘리브레이션이 필요없고 측정오차가 제거된 EDS 측정이 가능하다. - PCDS 공정 중 발생하는 입자는 반도체 생산 수율에 가장 큰 영향을 끼치는 원인으로 파악되고 있으며, 생산수율을 저하시키는 원인 중 70% 가량이 이와 관련된 것으로 알려져 있다. 현재 반도체 공정 중이나 반도체 공정 장비에서 발생하는 입자는 제어가 되고 있지 않은 실정이며 대부분의 반도체 공정은 저압환경에서 이루어지기에 이 때 발생하는 입자를 제어하기 위해서는 저압환경에서 측정할 수 있는 측정시스템이 필요하다. 최근 국내에서는 CVD (Chemical Vapor Deposition) 시스템 내 파이프내벽에서의 오염입자 침착은 심각한 문제점으로 인식되고 있다(Fig. 3). PCDS (Particle Characteristic Diagnosis System)는 오염입자의 형상을 측정할 수 있는 SEM, 오염입자의 성분을 측정할 수 있는 EDS, 저압환경에서 기체에 포함된 입자를 빔 형태로 집속, 가속, 포화상태에 이르게 대전시켜 오염입자의 크기분포를 측정할 수 있는 PBMS가 일체화 되어 반도체 공정 중 발생하는 나노입자 대해 실시간으로 대처와 조치가 가능하게 한다.