• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2002년도 춘계학술발표논문집 (하)
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• pp.1285-1288
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• 2002

Bluetooth wireless technology is a publicly available specification proposed for Radio Frequency (RF) communication for short-range and point-to- multipoint voice and data transfer. It operates in the 2.4GHz ISM(Industrial, Scientific and Medical) band and offers the potential for low-cost, broadband wireless access for various mobile and portable devices at range of about 10 meters. In this paper, we describe the structure and the test results of the bluetooth baseband module we have developed. This module was developed based on IP reuse. So Interface of each module such as link controller UART, and audio CODEC is designed based on ARM7 comfortable processor. We also considered various interfaces of related external chips. The fully synthesizable baseband module was fabricated in a $0.25{\mu}m$ CMOS technology occupying $2.79{\times}2.8mm^2$ area including the ARM TDMI processor. And a FPGA implementation of this module is tested for file and bit-stream transfers between PCs.

• 한국인터넷방송통신학회논문지
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• 제19권3호
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• pp.157-163
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• 2019

대함용 소형 밀리미터파 추적 레이다는 저속으로 기동 중인 큰 RCS를 갖는 바다위의 함정 표적에 대하여 TWS(Track While Scan) 방식을 통하여 실시간으로 표적을 탐색, 탐지 하여 추적하는 펄스 방식의 레이더이다. 본 논문에서는 소형 밀리미터파 추적 레이다의 성능을 실험실 무반향 챔버 환경에서 확인하기 위한 모의신호 발생장치 개발에 대하여 서술한다. 추적 레이다용 모의신호를 생성하기 위한 요구사항과 요구사항을 충족하기 위한 모의신호 발생장치의 하드웨어 구성과 추적 레이다와 연동하여 시험을 하고 성능을 분석하기 위한 GUI 프로그램을 기술하고 성능시험을 통해 구현한 모의신호 발생장치를 검증하였다.

• 반도체디스플레이기술학회지
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• 제16권3호
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• pp.65-70
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• 2017

This paper presents the implementation for the master changing algorithm between nodes in a general electric vehicle. The packet processing method based on the unique network method of an electric vehicle is that the method of processing a communication packet has the priority from the node of a vehicle installed at both ends. An important factor in deciding master or slave in a train is that the request data, the status data, and transmits or control codes of sub-devices are controlled from the node which master becomes. If the request data or the status data is transmitted from the non- master side, it is very important that only one of the devices of both stages be master since the data of the request data may collide with each other. This paper proposes an algorithm to select master or slave depending on which vehicle is started first, which node is master or slave, and whether the vehicle key is operation. Finally experimental results show the stable performance and effectiveness of the proposed algorithm.

• 정보보호학회논문지
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• 제17권5호
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• pp.65-72
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• 2007

본 논문에서는 기존에 제시된 다양한 고차 차분부채널분석 공격기법에 대해 살펴본다. 하드웨어로 구현된 마스킹 기법에서 두 개의 마스킹 된 중간 값이 병렬로 처리되는 경우 기존의 공격기법에 문제가 있음을 실험적으로 보이고, 이를 해결하기 위해 효율적이며 간단한 사전처리함수를 제안한다. 제안된 사전처리함수를 이용한 2차 DPA 공격과 DEMA 공격결과, 마스킹 대응기법에 대한 2차 차분부채널분석 공격이 매우 위협적인 공격임을 실험적으로 검증할 수 있었다.

• 정보보호학회논문지
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• 제12권2호
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• pp.53-64
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• 2002

This paper describes a design of cryptographic processor that implements the AES (Advanced Encryption Standard) block cipher algorithm, "Rijndael". An iterative looping architecture using a single round block is adopted to minimize the hardware required. To achieve high throughput rate, a sub-pipeline stage is added by dividing the round function into two blocks, resulting that the second half of current round function and the first half of next round function are being simultaneously operated. The round block is implemented using 32-bit data path, so each sub-pipeline stage is executed for four clock cycles. The S-box, which is the dominant element of the round block in terms of required hardware resources, is designed using arithmetic circuit computing multiplicative inverse in GF($2^8$) rather than look-up table method, so that encryption and decryption can share the S-boxes. The round keys are generated by on-the-fly key scheduler. The crypto-processor designed in Verilog-HDL and synthesized using 0.25-$\mu\textrm{m}$ CMOS cell library consists of about 23,000 gates. Simulation results show that the critical path delay is about 8-ns and it can operate up to 120-MHz clock Sequency at 2.5-V supply. The designed core was verified using Xilinx FPGA board and test system.

• 한국컴퓨터정보학회:학술대회논문집
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• 한국컴퓨터정보학회 2022년도 제66차 하계학술대회논문집 30권2호
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• pp.659-661
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• 2022

본 논문에서는 4차 산업의 제조 혁신을 위한 새로운 방안의 스마트 팩토리를 실헌하기 위한 주요 부품 중에 하나인 리니어 모션 가이드(LM 가이드)에 필요한 센싱 시스템을 제안하였다. 공장 자동화와 정밀 측의 핵심 부품인 LM 가이드를 고정밀, 고정도로 제어할 수 있는 변위 센싱 시스템의 개발이다. 기존의 광학식이나 자기식 변위 센서 기술의 한계를 극복할 수 있도록 와전류(Eddy Current) 기법을 이용하여 LC 공진기와 전도체를 LM 가이드에 장착할 수 있도록 제안하였다. 또한 와전류 센싱부에서 출력되는 미세 인덕턴스 값을 측정할 수 있도록 디지털 신호처리 기술과 컴퓨터/산술 기술을 FPGA를 이용한 HW 시스템을 제작하여 다양한 실험을 진행했다. 본 논문에서 구현한 HW 센싱 시스템을 이용함으로 LM 가이드를 실시간으로 직선 이동시킴으로 실시간으로 변위 값을 디스플레이 부로 출력되어 측정이 가능하다. 개발된 시스템은 LM 가이드의 직선 운동시 변위 값의 분해능과 응답속도 면에서 우수함이 확인됨으로 스마트 팩토리 뿐만 아니라 다양한 장비에도 적용이 가능하다.

• 반도체디스플레이기술학회지
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• 제23권2호
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• pp.76-81
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• 2024

UC Berkeley developed RISC-V, which is an open-source Instruction Set Architecture. This paper proposes a 32-bit 6-stage pipeline architecture based on the RV32I RSIC-V. The performance of the proposed 6-stage pipeline architecture is compared with the existing 32-bit 5-stage pipeline architecture also based on the RV32I processor ISA to determine the impact of the number of pipeline stages on performance. The RISC-V processor is designed in Verilog-HDL and implemented using Quartus Prime 20.1. To compare performance the Dhrystone benchmark is used. Subsequently, peripherals such as GPIO, TIMER, and UART are connected to verify operation through an FPGA. The maximum clock frequency for the 5-stage pipeline processor is 42.02 MHz, while for the 6-stage pipeline processor, it was 49.9MHz, representing an 18.75% increase.

• 한국항공우주학회지
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• 제39권1호
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• pp.56-62
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• 2011

위성 트랜스폰더는 위성내부에 탑재되는 탑재체이며, 위성의 관제 및 제어를 위해 지상국과의 무선통신을 수행한다. 디지털 트랜스폰더는 기존의 아날로그 트랜스폰더에 비해 재제작이 쉬우며 정확한 성능 예측이 가능하다. 또한 변복조 방식, Data Rate, Loop Bandwidth, Modulation Index 등의 기능이 위성궤도 상에서 변경 가능하며, 많은 아날로그 부품을 디지털로 구현하여 무게 및 부피를 줄일 수 있다. 디지털 트랜스폰더의 핵심기술은 반송파 복원부이며, 반송파 복원부의 성능에 의해 Dynamic Range, 주파수 추적 범위, 주파수 추적 Rate 및 Coherent 등의 성능이 결정된다. 따라서 본 논문에서는 위성용 디지털 트랜스폰더에 적합한 반송파 복원부의 구조를 제안하고 이를 시험 및 검증하였다.

• 한국정보전자통신기술학회논문지
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• 제10권4호
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• pp.304-310
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• 2017

본 논문은 자율주행자동차가 곡선 주행 차로를 따라 주행 경로를 인지하고 경로 제어가 가능하도록 하기 위한 IPM 기반의 차선 검출기 구조에 대해 제안하고 RTL (Register Transfer Level) 기반의 회로 구현 결과에 대해 설명한다. 제안한 회로 구조는 곡률이 심한 차선에 대해 높은 정확도를 보장하기 위해 역투영 정합 영상을 Near/Far 영역으로 구분하여 허프 변환과 차선의 후보 영역 검출 연산을 적용한다. 자율주행자동차의 경우 다양한 알고리즘을 탑재해야 하므로 임베디드 시스템에서 차선 인식기의 시스템 자원 사용량을 줄이기 위해 차선 인식에 사용하는 영상 데이터 및 각종 파라미터 데이터에 대해 메모리 접근 회수를 최소화하는 방법을 제안하였다. 제안한 회로는 Xilinx Zynq XC7Z020에서 LUT 16%, FF 5.9%, BRAM 29%의 FPGA 자원 점유율을 보였으며 100MHz 클럭에서 Full-HD ($1920{\times}1080$) 영상을 초당 42장 처리 가능한 성능을 갖고 약 96% 차선 인식률을 보인다.

• 한국항행학회논문지
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• 제18권5호
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• pp.437-444
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• 2014

모듈통합형 항공전자시스템은 연방형의 LRU (line replaceable unit)의 기능을 하나의 LRM (line replaceable module)에서 제공하고, 하나의 cabinet에 여러 개의 LRM을 탑재한다. IMA core 시스템의 VPM (video processing module)은 LRM으로써 ARINC 818 ADVB (avionics digital video bus)의 bridge 및 gateway 역할을 한다. ARINC 818은 광 대역폭, 적은 지연시간, 비 압축 디지털영상 전송을 위해 개발된 규격이다. VPM의 FPGA IP core는 ARINC 818 to DVI 또는 DVI to ARINC 818 처리와 video decoder, overlay 기능을 가진다. 본 논문에서는 VPM 하드웨어 구현에 대해 다루고, VPM 기능과 IP core 성능 검증 결과를 보인다.