• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제9권5호
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• pp.560-566
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• 2003

최근까지 초고집적 FPGA 혹은 재구성가능 프로세서 등을 이용한 RC(재구성 컴퓨팅) 기술에 대한 많은 연구가 진행되어 왔으며, 최근 들어서는 이와 같은 RC 기술을 응용분야에 실제 적용한 성공적인 상용화 사례들이 보고되고 있다. 본 논문에서는 FPGA의 동적 재구성 기능과 RC 기법을 이용하여 DES 암호화 시스템을 적은 용량의 FPGA에 구현하기 위한 설계와 구현된 DES 암호화 시스템의 시스템수준 검증 기법을 제안한다. 이를 통하여 동적 재구성 기반의 접근법이 가지는 유용성을 평가할 수 있었는데, 그것은 FPGA의 동적 재구성을 통하여 임의의 알고리즘의 RC 기법에 의한 하드웨어 구현에 있어서 성능과 가격간의 타협이 매우 효과적으로 이루어 질 수 있다는 것이다.

• 한국정보통신학회논문지
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• 제12권8호
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• pp.1488-1494
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• 2008

본 논문은 대역폭에 제약을 받지 않는 우주 통신용에 사용할 목적으로 도플러에 강인한 저 전력 비동기 FSK 수신기를 FPGA로 구현한 논문이다. 사용한 비동기 FSK 수신기는 심볼 검출을 하기 위해 16점 FFT를 이용하며 데이터의 주 속도는 10kbps이고 도플러에 강인하고 전력 효율과 신뢰성을 얻기 위해 디지털 회로로 설계된다. 또한 CORDIC 알고리듬을 이용하여 FFT 연산 시 사용되는 복소 승산을 가산기 및 천이기로 대체하여 저전력화 하였다. 설계 시스템의 검증을 하기 위해 먼저 Simulink로 시뮬레이션 하여 성능을 확인하고Xilinx사의 System Generator를 이용하여 FPGA 구현하여 성능을 비교 검증하였다. 결과적으로 Simulink 결과와 FPGA 구현 결과가 표6과 표7에 의해 잘 일치함을 확인하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2016년도 추계학술대회
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• pp.652-654
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• 2016

본 논문에서는 FPGA를 활용하여 SVPWM (Space Vector Pulse Width Modulation)방식의 정현파 BLDC 모터 구동 로직을 설계 및 구현하였다. Hall sensor를 이용한 BLDC 모터 구동 회로는 정현파 PWM 생성회로, 데드타임 회로 및 리드 앵글 생성 회로 등으로 구성 된다. 특히 PWM 생성 회로는 SVPWM방식을 이용하여 기존 정현파 PWM 대비 선형구간이 15.5% 증가된다. 설계한 회로는 VHDL을 이용하여 모의실험 하였으며 Xilinx Spartan-6 FPGA보드를 통하여 회로의 동작 및 성능을 검증하였다. 검증 결과 모터구동 전류의 THD (Total Harmonic Distortion)은 19.32% 로 기존 정현파 구동 회로 대비 우수한 특성을 보였으며 회전자 분해능은 $1.6^{\circ}$로 정밀 제어가 가능함을 확인하였다.

• 한국전자통신학회논문지
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• 제9권6호
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• pp.681-687
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• 2014

원자력 산업계는 최근 원전 계측제어계통 설비의 단종과 같은 예상치 못한 환경에 직면해오고 있으며, 이러한 문제를 근본적으로 해결하고자 노력하고 있다. IAEA, IEC, 등의 연구결과에 따르면, FPGA는 단종이 예상되는 제어계통에의 대체수단으로 주목받고 있다. FPGA가 원자력 플랜트의 PLC(Programmable Logic Controller)를 대체하기 위해서는 높은 건정성과 신뢰성을 가져야 한다. 따라서, FPGA 기반 제어기의 건전성과 신뢰성을 향상시키기 위하여 HDL 개발수명주기를 적용하여 개발하였다. 또한, 원전 계측제어계통에 적용하기 위하여 번인시험과 환경시험의 기기검증이 수행되었다. 시험수행결과, 352시간의 번인시험과 92시간의 환경시험 중에 정상적인 기능 및 성능을 수행함을 확인할 수 있었다.

• 대한전자공학회논문지SD
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• 제49권4호
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• pp.15-25
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• 2012

FPGA용 CAD툴에 대한 학계의 연구는 상용 FPGA에 적용하기에는 단순하고 비효율적인 아키텍처를 가정하고 있기 때문에 실용성 측면에서 뒤처져 왔다. 최근 상용 FPGA 아키텍처의 배치 위치 및 배선 그래프 데이터베이스를 구축하고 인터페이스를 제공함으로써 상용 FPGA에 적용할 수 있는 배치 배선 툴의 개발을 가능하게 하려는 시도가 있었다. 본 논문은 신규 FPGA 아키텍처로 개발되고 있는 K-FPGA의 경쟁력을 벤치마킹 할 수 있는 툴킷 개발에 대해 기술한다. 이는 학계 CAD 툴의 실용성 한계를 한층 더 확장하고 있다. 기존 상용 툴과 매핑, 패킹, 배치, 배선 각 단계 별로 데이터를 교환할 수 있어 세부 툴별 비교 평가가 가능하며 이전 단계의 결과물을 기다리거나 결과의 질에 영향을 받지 않으면서 각 단계를 독립적으로 개발할 수 있는 체계를 구축하였다. 또한, 상용 FPGA의 아키텍처를 추출하여 단위 셀 라이브러리를 구축함으로써 FPGA 아키텍처의 신규 개발 시 참조 설계 역할을 할 뿐만 아니라 상시 벤치마킹 환경을 제공하도록 하였다. 특히, 아키텍처 정보를 툴 내에 하드 코딩하지 않고 하드웨어 설계자에게 익숙한 표준 HDL 형식으로 기술하여 읽어 들일 수 있도록 함으로써 아키텍처에 수시로 다양한 변경을 시도하면서 최적화해도 툴이 유연하게 수용할 수 있는 데이터 구동 방식의 툴 개발을 추구하였다. 실험을 통해 단위 셀 라이브러리 및 툴 기능을 검증하였으며 개발 중에 변경되고 있는 FPGA 아키텍처 상에서 임의의 설계를 매핑해 보고 정상 동작할 지 시뮬레이션으로 검증할 수 있음을 확인하였다. 배치 및 배선 툴이 개발 중이며 이들이 완성되면 실용적이고 다양한 신규 FPGA 아키텍처들을 개발하고 그 경쟁력을 평가할 수 있게 될 뿐만 아니라 신규 아키텍처를 위한 최적화 CAD 툴 개발 연구가 활발해지는 시너지 효과도 기대할 수 있다.

• 정보보호학회지
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• 제30권1호
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• pp.61-64
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• 2020

본 연구에서는 하드웨어 암호화 로직이 적용된 FPGA 암호 시험 평가 보드를 기반으로 구축한 부채널 분석 시험 환경과 이 환경에서의 부채널 취약성 시험 결과를 소개한다. 시험 대상은 2종의 RSA 암호화 로직 오픈소스가 적용된 FPGA 암호시험 평가 보드이며, 암호화 과정을 수행 중에 전력 파형을 수집 분석하여 부채널 취약성을 검증하였다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2007년도 하계학술대회 논문집
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• pp.223-225
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• 2007

본 논문에서는 FPGA(Field Programmable Gate Array) 기반의 전류 제어기를 설계하고 구현하였다. 기존의 DSP (Digital Signal Processor) 기반의 전류 제어기는 알고리즘 연산으로 인해 일반적으로 한 샘플링의 디지털 시지연이 발생한다. 반면에, FPGA 기반의 전류제어기는 FPGA의 높은 연산 능력을 이용하여, 알고리즘 연산에 필요한 시간을 감소시킬 수 있다. 이는 시지연이 물리적으로 줄기 때문에, 어떠한 시지연 보상 알고리즘 없이 전류 제어기의 대역폭을 향상시킬 수 있다. 구현된 FPGA 기반의 전류 제어기의 성능은 실험을 통해 검증되었다.

• 한국산학기술학회:학술대회논문집
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• 한국산학기술학회 2010년도 춘계학술발표논문집 1부
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• pp.357-359
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• 2010

본 논문에서는 논리 설계를 위해서 I-ROB 3000이라는 로봇 키트를 사용하여 논리 설계를 검증하였다. 이 검증에는 iRoV-Lab 3000의 장착된 로봇 모듈인 FPA 모듈,Stepper Motor 모듈,적외선 송수신센서 모듈, 카메라 모듈,RF 모듈 LED,TEXT LCD, 7-segment를 제어하기 위한 FPGA를 사용하며,FPGA설계를 위해 Schematic Design 또는HDL에 대해 연구한다.로봇 설계 시스템의 내부구조를 이해하고 개발환경을 구축할수 있다. 로봇의 구성요소와 각각의 구성요소(Sensor 모듈,display 모듈, Stepper Motor 모듈,RF 모듈)의 동작 원리를 개발한다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2007년도 춘계학술발표대회
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• pp.1117-1120
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• 2007

본 논문에서는 개선된 F함수를 이용 하여 국내 표준 128비트 블록 암호화 알고리듬인 SEED 암호 프로세서의 FPGA 구현에 관하여 기술한다. 제안한 SEED 암호 프로세서는 Verilog-HDL를 사용하여 구조적 모델링을 하였으며, Xilinx사의 ISE 9.1i 툴을 이용하여 논리 합성을 수행하였다. 설계 검증은 Modelsim 6.2c 툴을 이용하여 타이밍 시뮬레이션을 수행하였으며, FPGA Prototype 시스템을 사용하여 설계된 하드웨어 동작을 검증하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 Ⅳ
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• pp.2160-2163
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• 2003

본 논문에서는 FPGA를 기반으로 하는 DFT 연산알고리즘을 적용한 다채널 위상 및 HDR(Harmonic Distortion Ratio) 측정 시스템을 설계하였다. DFT 연산 알고리즘은 많은 연산량이 요구되는데, 기존에는 고가의 DSP 프로세서를 사용하여 소프트웨어적으로 처리하였지만, FPGA를 기반으로 하는 전용의 하드웨어로 구현할 경우 DSP의 연산량에 대한 부담을 감소시킬 수 있다. DFT 연산 알고리즘은 전용 ASIC으로 구현 시 경제성을 고려하기 위해서 곱셈기 공유 구조를 적용하고, 효과적인 시스템 Integration울 위해서 범용인터페이스 방식을 채택하고 이렇게 설계한 시스템을 실제 다채널 톤 신호를 입력으로 하는 동작 시험을 통하여 검증하였다.