• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2012년도 추계학술대회
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• pp.237-240
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• 2012

본 논문에서는 국내 표준(KS)으로 제정된 블록암호 알고리듬 ARIA의 하드웨어 구현을 제안한다. 제안된 ARIA 암 복호 코어는 표준에 제시된 세 가지 마스터 키 길이 128/192/256-비트를 모두 지원하도록 설계되었으며, ECB, CBC, CTR, OFB와 같은 4개의 암호 운영모드를 지원한다. 회로의 크기를 줄이기 위해 키 확장 초기화 과정과 암 복호 과정에 사용되는 라운드 함수가 공유되도록 설계를 최적화 하였다. 설계된 ARIA 암 복호 코어를 FPGA로 구현하여 하드웨어 동작을 검증하였으며, 1.07 Gbps@167 MHz의 성능을 갖는 것으로 평가되었다.

• 한국통신학회논문지
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• 제33권12A호
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• pp.1261-1269
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• 2008

본 논문은 최근 표준화가 완성된 IEEE 1451.5 표준을 적용한 네트워크 접속가능한 응용프로세서(NCAP: network capable application processor)와 무선 트랜듀서 접속 모듈(WTIM:wireless transducer interface module)의 구현에 대한 연구이다. PC와 무선통신 모듈로 구성되는 NCAP부와, FPGA, 센서 보드., 무선 통신모듈로 구성되는 WTIM 부로 구성된다. NCAP부의 구현에는 C++ 언어가 사용되었고 WTIM 구현에는 FPGA를 이용하여 Verilog-HDL이 사용되었으며 NCAP과 WTIM과의 무선통신은 Zigbee를 이용하였으며 Zigbee의 기능구현을 위하여 nesC를 이용하였다. 본 논문에서는 NCAP과 WTIM은 IEEE 1451.0와 IEEE 1451.5 표준을 통하여 서로 통신 하도록 구현하였으며 표준에 근거하여 두 가지 실험을 실시하였다. 실험을 통하여 제안된 구조가 IEEE 1451.5 표준의 기능적인 부분을 효과적으로 수행하는 것을 검증하였다.

• 한국산업정보학회:학술대회논문집
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• 한국산업정보학회 2006년도 춘계 국제학술대회 논문집
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• pp.119-123
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• 2006

본 논문에서는 마이크로프로세서의 기능을 수행하는 데 필수적이며 사용빈도가 높은 총 64개의 명령어를 정의한 후 이를 처리할 데이터패스를 구성해 스테이트 머쉰으로 제어하는 방식으로 실용적 8비트 마이크로프로세서를 VHDL로 설계를 하고 FPGA로 구현했다. 통상 마이크로프로세서 관련 논문에서는 기능적 시뮬레이션까지만 했거나, 인터럽트 기능이 없든지, 하드웨어로 구현을 하지 않았거나, 또는 개발 관련 내용이 자세히 제시되지 않았었다. 본 논문에서는 데이터 이동, 논리, 가산 연산뿐만 아니라 분기, 점프 연산도 실행할 수 있도록 해 연산 및 제어용도에 적합하도록 하였고, 스택, 외부 인터럽트 기능까지도 지원하도록 해 그 자체로서 완전한 실용적 마이크로프로세서가 되도록 하였다. 또한 프로그램 ROM까지도 칩 안에 넣어 전체 마이크로프로세서를 단일 칩으로 구현하였다. 타이밍 시뮬레이션으로 검증 후 제작 과정을 통해, 설계된 마이크로프로세서가 정상적으로 동작함을 확인하였다. Altera MAX+.PLUS II 통합개발환경 하에서 EP1K50TC144-3 FPGA 칩으로 구현을 하였고 최대 동작주파수는 9.39MHz까지 가능했고 사용한 로직 엘리먼트의 개수는 2813개로서 논리 사용률은 97%이었다.

• 항공우주시스템공학회지
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• 제11권1호
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• pp.41-46
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• 2017

소형 다중로터 드론의 동작 실험을 위하여 개발한 장치를 소개한다. 개발한 장치는, 볼 부슁 메카니즘, 이동형 지지대, 그리고 회전판을 적용하여 6자유도 운동이 가능하다. 병렬 처리가 가능한 FPGA기반의 제어기를 사용하여, 가속도와 자이로 센서로 부터 자세를 측정하고 모터 속도를 제어하였다. 다양한 동작을 수행하면서 실험 장치와 제어기의 동작성을 확인하였다. 결론적으로, 개발한 6자유도 실험 장치는 소형 드론 제어를 위한 제어기의 성능 검증을 위해 적합하다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2010년도 춘계학술대회
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• pp.486-489
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• 2010

IEEE 802.11n WLAN 표준의 블록길이 1,944비트, 부호화율 1/2을 지원하는 layered LDPC 복호기 프로세서를 설계하였다. 하드웨어 복잡도 감소를 위해 최소합 알고리듬과 layered 구조를 적용하였으며, 최소합 알고리듬의 특징을 이용하여 검사노드 메모리의 용량을 기존의 방법보다 75% 감소시켰다. 설계된 프로세서는 200,400 게이트와 19,400비트의 메모리로 구현되었으며, FPGA 구현을 통해 하드웨어 동작을 검증하였다. Xilinx사의 Virtex-4 FPGA XC4vlx25 디바이스로 합성한 결과 120 MHz 클록으로 동작하여 약 200 Mbps의 성능을 나타내었다.

• 한국정보처리학회논문지
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• 제4권11호
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• pp.2923-2930
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• 1997

본 논문에서는 최근에 관심을 모으고 있는Table Look- Up형의 FPGA를 위한 다출력 함수로직 합성 알고리즘에 대해 기술한다. 본 고에서 제안하는 TLU형 FPGA를 위한 다출력 함수 로직 합성 방법은 기능적 분해 방법을 사용하였으며, 이 방법을 이용한 2가지의 새로운 알고리즘을 설명한다. 첫번째는 한 출력에 적용한 Rofh-Karp 알고리즘을 다출력에 웅용할 수 있도록 확장하였으며, 두 번째는 분해과정에서 공통 분해 함수를 찾는 효과적 인 알고리즘을 제안한다. 기술 매핑의 최적화 대상은 CLB 개수를 고려했으며, 벤치마크 테스트를 통한 일반적인 회로에 적용성 검증, 기존 알고리즘과의 성능 비교 및 개선에 대해 연구하였다. 논리 설계 합성기 구성 과정에서 새로운 알고리즘을 구현하여 실험한 결과를 기존의 다출력 함수 분해 방법과 비교하면 CLB 의 개수, 네트 수 등 성능과 수행 시간에서 매우 만족할 만한 결과를 얻었다．

• 대한전자공학회논문지SD
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• 제46권1호
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• pp.76-84
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• 2009

본 논문에서는 교육적 활용과 어플리케이션 개발에 응용 가능한 SoC 플랫폼을 제안한다. 플랫폼 하드웨어는 OpenRISC 프로세서, 범용 입출력장치, 범용 직렬 인터페이스, 디버그 인터페이스, VGA/LCD 제어기 등의 주변장치와 온 칩 SRAM 및 WISHBONE 인터커넥터로 구성되며 전체 합성 가능하도록 설계 되었다. 모든 하드웨어 구조는 재구성 가능하여 매우 유연한 구조로 되어있다. 또한 개발된 SoC 플랫폼의 하드웨어/소프트웨어 디버깅과 플랫폼 상에서 구현될 소프트웨어 개발을 위해 컴파일러, 어셈블러, 디버거, 운영체제 등의 SW 개발환경이 구현 및 검증되었다. 설계된 IP와 SoC는 Verilog HDL로 기술된 테스트벤치를 이용한 모듈 수준 기능검증, 최상위 블록 수준 기능검증, ISS를 이용한 구조적, 명령어 수준 검증, FPGA 프로토타입을 이용한 시스템 수준 에뮬레이션 방법을 통해 검증되었다. 검증된 플랫폼을 이용한 멀티미디어 SoC를 Magnachip 0.18 um CMOS 라이브러리를 이용하여 ASIC으로 구현하여 91MHz의 클록 주파수에서 동작을 확인하였다.

• 대한전자공학회논문지SD
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• 제41권6호
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• pp.71-80
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• 2004

본 논문은 8비트 마이크로 컨트롤러인 8051과의 호환성을 가진 16비트 마이크로 컨트롤러의 설계 및 검증 과정에 대해서 다루고 있다. 설계 디자인의 동작을 확인하기 위해 명령어별 검증과 명령어 조합에 의해 생성된 다양한 형태의 명령어 셋을 검증했다. 또한 다양한 형태의 명령어를 보다 효율적으로 검증하기 위한 방법을 제시한다. IMA-ADPCM, SOLA 등의 응용 프로그램의 검증을 통해서 설계 디자인의 동작을 확인하였다. 최종적으로 Xilinx FPGA(XCV1000-560C)를 이용한 보드 구현을 통해서 명령어 및 응용 프로그램 등의 동작을 검증했다. 타겟 컨트롤러인 8비트 마이크로 컨트롤러, 8051과의 호환성 및 성능비교를 통해서 널리 사용 중인 8051을 대체 할 수 있고 보다 나은 성능을 발휘할 수 있다는 것을 보인다.

• 융합신호처리학회논문지
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• 제11권1호
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• pp.53-62
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• 2010

최근 전자제어 차량을 비롯한 각종 산업용 임베디드 시스템은 분산형 다중 마이크로 컨트롤러 시스템으로 진화하고 있다. 이에 따라 제어의 효율성이 큰 객체지향형 시스템 구축이 용이하고, 통신의 높은 안정성과 신뢰성이 보장되는 표준적 CAN(Contro11er Area Network) 통신 규약이 필요하게 되었다. 기존의 범용 프로세서를 이용한 CAN 통신 인터페이스는 하드웨어 아키텍처가 고정되어 있기 때문에 다양한 응용에 적용함에 있어 유연성이 결여되는 등의 많은 한계를 가진다. 본 논문에서는 FPGA 기반 CAN 통신 인터페이스 시스템을 설계 구현하고, 기존의 AT90CAN128 컨트롤러와의 통신 성능을 모니터링 하여 시스템의 기능과 성능을 검증하였다. 본 연구의 CAN 인터페이스 시스템은 IFI_Nios_II_Advanced CAN IP 코어와 NIOS II 소프트 코어 프로세서를 사용하여 설계 되었다. 이에 따라 개발된 CAN 통신 인터페이스는 다양한 FPGA 기반 응용 시스템 개발에 재사용 릴 수 있고, 저비용, 소형화 그리고 저전력화를 달성할 수 있다.

• 대한전자공학회논문지SD
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• 제38권1호
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• pp.69-78
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• 2001

본 논문은 휴대용 고속 페이징 시스템을 위한 FLEXTM 프로토콜 신호 처리기의 설계 및 FPGA 구현에 관한 것이다. 본 논문에서는 A/D 변환기의 입력 단에서 수신된 interleaved 4-level 비트 심볼 데이터의 동기를 위한 심볼 동기 알고리듬과 (31,21)BCH 부호에 대해 실시간 2중 오류정정이 가능한 개선된 복호 알고리듬을 제안한다. 설계된 프로토콜 신호처리기는 6개의 기능 모듈로 구성되어 있으며, 각 모듈은 VHDL(VHSIC Hardware Description Language)로 모델링을 행하였다. 제안된 프로토콜 신호기는 Axil-320 워크스테이션 상에서 Synopsys/sup TM/툴을 이용하여 기능 시뮬레이션 및 논리합성(Altera 10K 라이브러리 이용)을 수행하였다. 논리합성 결과 전체 셀의 수는 약 2,631이었다 또한, 설계된 FPGA 칩의 설계검증을 위하여 Altera MAX+ PLUS Ⅱ 상에서 타이밍 시뮬레이션을 수행하였다. PCB 상에서 testbed를 구축한 후, Logic Analyzer를 이용하여 제작된 FPGA 칩의 동작상태를 확인하였고, 실험을 통하여 제작된 칩이 정확히 동작함을 확인하였다.