• 전기전자학회논문지
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• 제22권4호
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• pp.1088-1092
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• 2018

In this paper, we propose a dual-mode frequency tripler using push-push and stacked FET structures. The proposed circuit can operate either in frequency multiplier mode or in amplifier mode. In the frequency multiplier mode, push-push frequency multiplication is achieved by allowing input signals with particular phase shifts. In the amplifier mode, the device operates as a distributed amplifier to obtain high gain. Also both modes were designed using stacked FET structure. The designed circuit showed frequency tripled output power of 9.7 dBm at 2.4 GHz with the input at 800 MHz. On the other hand, in the amplifier mode, the device showed 8.9 dB of gain to generate 19.5 dBm at 800 MHz.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2018년도 추계학술대회
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• pp.51-53
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• 2018

The Low Voltage DC-DC converters (LDCs) of the Electric Vehicles require high power density and high efficiency operation over the wide range of load and input voltage variations. This paper introduces a novel topology which combines three 1 MHz Half-Bridge (HB) LLC resonant converters and an Inverting Buck-Boost (IBB) converter to adjust the output voltage without frequency modulation. The switching frequency of the proposed converter is fixed at 1MHz to achieve a constant frequency operation for the resonant converter. In the proposed topology GaN FETs and planar transformers are employed to optimize the converter operation at high frequency. A 1 MHz/1.8 kW prototype converter is built to verify the feasibility and the validity of the proposed LDC topology.

• 한국전기전자재료학회논문지
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• 제35권1호
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• pp.50-57
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• 2022

Reliability of CMOS has been severed under aggressive device scaling. Conventional technologies such as lightly doped drain (LDD) and forming gas annealing (FGA) have been applied for better device reliability, but further advances are modest. Alternatively, electro-thermal annealing (ETA) which utilizes Joule heat produced by electrodes in a MOSFET, has been newly introduced for gate dielectric curing. However, concerns about mechanical stability during the electro-thermal annealing, have not been discussed, yet. In this context, this paper demonstrates the mechanical stability of nanosheet FET during the electro-thermal annealing. The effect of mechanical stresses during the electro-thermal annealing was investigated with respect to device design parameters.

• 전자통신동향분석
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• 제38권6호
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• pp.52-61
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• 2023

With semiconductor scaling approaching the physical limits, devices including CMOS (complementary metal-oxide-semiconductor) components have managed to overcome yet are currently struggling with several technical issues like short-channel effects. Evolving from the process node of 22 nm with FinFET (fin field effect transistor), state-of-the-art semiconductor technology has reached the 3 nm node with the GAA-FET (gate-all-around FET), which appropriately addresses the main issues of power, performance, and cost. Technical problems remain regarding the foundry of GAA-FET, and next-generation devices called post-GAA transistors have not yet been devised, except for the CFET (complementary FET). We introduce a CFET that spatially stacks p- and n-channel FETs on the same footprint and describe its structure and fabrication. Technical details like stacking of nanosheets, special spacers, hetero-epitaxy, and selective recess are more thoroughly reviewed than in similar articles on CFET fabrication.

• 전자공학회논문지
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• 제50권1호
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• pp.174-179
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• 2013

이 논문에서는 multiple split ring resonator(MSRRs)와 로딩된 스위치드 제어부를 이용하여 2개의 전송영점을 가지는 대역통과 여파기를 설계하였다. 높은 선택도와 칩 사이즈의 초소형화를 위해 비대칭의 급전 선로를 도입하여 통과 대역 주위에 위치한 전송 영점 쌍을 생성하였다. Cross coupling 또는 source-load coupling 방식을 이용한 기존의 여파기와 비교해보면 이 논문에서 제안된 여파기는 단지 2개의 공진기만으로 전송 영점을 생성하여 높은 선택도를 얻었다. 여파기의 선택도와 민감도(삽입 손실)를 최적화하기 위해 비대칭 급전 선로의 위치에 따른 전송 영점과 삽입손실의 관계를 분석하였다. 통과 대역 주파수의 가변과 30dBm 정도의 고 출력 신호를 처리하기 위해 MSRRs의 최 외각 링에 MIM 커패시터와 stacked-FET으로 구성된 SOI-CMOS 스위치드 제어부가 로딩되어 있다. 스위칭 트랜지스터의 전원을 켜고 끔으로써 통과 대역 주파수를 4GHz로부터 5GHz까지 이동시킬 수 있다. 제안된 칩 여파기는 0.18-${\mu}m$ SOI CMOS 기술을 이용함으로써 높은 Q를 가지는 수동 소자와 stacked-FET의 집적을 가능하게 만들었다. 설계된 여파기는 $4mm{\times}2mm$ ($0.177{\lambda}g{\times}0.088{\lambda}g$)의 초소형화 된 크기를 가진다. 여기서 ${\lambda}g$는 중심 주파수에서의 $50{\Omega}$ 마이크로스트립 선로의 관내 파장을 나타낸다. 측정된 삽입손실(S21)은 5.4GHz, 4.5GHz에서 각 각 5.1dB, 6.9dB를 나타내었다. 설계된 여파기는 중심 주파수로부터 500MHz의 오프셋에서 20dB이상의 대역외 저지 특성을 나타내었다.

• 접착 및 계면
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• 제21권3호
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• pp.107-112
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• 2020

원자층 두께의 전이금속 칼코겐화합물(transition-metal dichalcogenide, TMD) 기반 반도체 소재는 그래핀과 비슷한 구조의 이차원구조를 지니는 소재로서 조절 가능한 밴드갭 뿐만 아니라 우수한 유연성, 투명성 등 다양한 장점으로 인해 다양한 미래사회의 전자소자에 활용될 수 있는 소재로서 각광받고 있다. 하지만 이러한 TMD 소재들은 수분과 산소에 매우 취약하다는 단점 때문에 대기안정성을 해결할 수 있는 다양한 시도가 이루어지고 있다. 본 연구에서는 핫픽업 전사기술을 이용하여 TMD 반도체 소재 중 하나인 WSe₂ 와 이차원 절연체 h-BN와의 수직 헤테로 구조를 제작하여 WSe₂의 대기 안정성을 향상시키기 위한 연구를 수행하였으며, h-BN/WSe₂ 구조를 활용하여 WSe₂ 기반 고성능 전계효과 트랜지스터 제작에 대한 연구를 수행하였다. 제작된 소자의 전기적 특성을 분석한 결과, h-BN에 의해 표면이 안정화된 WSe₂ 기반 소자는 대기안정성 뿐만 아니라 150 ㎠/Vs의 상온 정공 이동도, 3×10⁶의 온/오프 전류비, 192 mV/decade의 서브문턱스윙 등 우수한 전기적 특성을 갖는다는 것 또한 확인할 수 있었다.

• 대한전자공학회논문지TC
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• 제44권7호통권361호
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• pp.41-46
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• 2007

본 논문은 두 개의 공통 게이트 증폭단을 사용한 캐스코형 CMOS 저잡음 증폭기의 후치 선형화 기법을 제안한다. 제안된 기법은 두 개의 공통 게이트 FET 단을 사용하며, 한 FET는 공통 소스단에서 전달된 전류 성분 중 선형 전류 성분만을 부하에 전달하고, 다른 한 단은 3차 혼변조 전류를 흡수하도록 동작한다. 선형 전류 성분과 혼변조 전류 성분을 선택적으로 분류하기 위해 $0.18{\mu}m$ CMOS 공정에서 제공되는 후막 (thick oxide) FET를 혼변조 전류 흡수용 FET로, 박막 (thin oxide) FET를 선형 전류 버퍼로 사용하였다. 제안된 방법을 검증하기 위해 $0.18{\mu}m$ CMOS 공정을 이용하여 2.14GHz에서 동작하는 저잡음 증폭기를 설계하였다. 제작된 차동 증폭기는 1.8V 전원에서 12.4mA를 소모하며, 측정 결과로 11 dBm IIP3, 15.5 dB 전력이득, 그리고 2.85 dB 잡음지수를 특성을 얻었다. 이는 후치 선형화가 없는 회로에 비해 7.5dB의 $IIP_{3}$ 개선된 결과이다.

• 대한전자공학회논문지SD
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• 제38권12호
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• pp.14-24
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• 2001

본 논문에서는 1.9 GHz대의 down converting 믹서를 능동 cascode 구조의 MMIC로 상용 설계 툴을 이용하고 일반적인 증폭기의 설계 방법을 응용한 시뮬레이션을 통하여 설계, 제작, 측정 및 분석하였다. 본 연구에서는 특히 능동 믹서의 설계과정 및 측정 결과를 자세히 기술하였다. 본 연구에서 사용된 능동소자는 Gate Length 0.5 ${\mu}$m, Gate Width 300 ${\mu}$m 인 GaAs MESFET이다. 개발된 회로는 3V 의 전원의 7.5 mA 의 전류를 소모하는 저전력소모의 MMIC 능동믹서로 변환 이득이 6.63 dB 이고 최저 잡음지수는 5.06 dB이며 Output $3^{rd}$ Order Intercept Point는 6.4 dBm 이다. 제작된 칩의 크기는 가로 1.86 mm 세로 1.28 mm 이다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제14권5호
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• pp.682-687
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• 2014

We have performed reverse gate bias stress tests on AlGaN/GaN-on-Si Heterostructure FETs (HFETs). The shift of threshold voltage ($V_{th}$) and the reduction of on-current were observed from the stressed devices. These changes of the device parameters were not permanent. We investigated the temporary behavior of the stressed devices by analyzing the temperature dependence of the instabilities and TCAD simulation. As the baseline temperature of the electrical stress tests increased, the changes of the $V_{th}$ and the on-current were decreased. The on-current reduction was caused by the positive shift of the $V_{th}$ and the increased resistance of the gate-to-source and the gate-to-drain access region. Our experimental results suggest that electron-trapping effect into the shallow traps in devices is the main cause of observed instabilities.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2015년도 제49회 하계 정기학술대회 초록집
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• pp.234.1-234.1
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• 2015

Molybdenum disulfide (MoS2)는 van der Waals 결합을 통한 층상구조의 물질로써 뛰어난 물리화학적, 기계적 특성으로 Field Effect Transistors (FETs), Photoluminescence, Photo Detectors, Light Emitters 등의 많은 분야에서 연구가 보고 되어지고 있는 차세대 2D-materials이다. 이처럼 MoS2 가 다양한 범위에 응용될 수 있는 이유는 layer 수가 증가함에 따라 1.8 eV의 direct band gap 에서 1.2 eV 의 indirect band-gap으로 특성이 변화할 뿐만 아니라 다양한 고유의 전기적 특성을 지니고 있기 때문이다. 그러나 MoS2 는 원자층 단위의 layer control 이 어렵다는 이유로 다양한 전자소자 응용에 많은 제약이 보고 되어졌다. 본 연구에서는 MoS2 의 layer를 control 하기 위해 ICP system 에서 mesh grid 를 삽입하여 Cl2 radical을 효과적으로 adsorption 시킨 뒤, Ion beam system 에서 Ar+ Ion beam 을 통해 한 층씩 제거하는 방식의 atomic layer etching (ALE) 공정을 진행하였다. ALE 공정시 ion bombardment 에 의한 damage 를 최소화하기 위해 Quadruple Mass Spectrometer (QMS) 를 통한 에너지 분석으로 beam energy 를 20 eV에서 최적화 할 수 있었고, Raman Spectroscopy, X-ray Photoelectron Spectroscopy (XPS), Atomic Force Microscopy(AFM) 분석을 통해 ALE 공정에 따른 MoS2 layer control 가능 여부를 증명할 수 있었다.