• 한국정보과학회논문지:시스템및이론
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• 제30권3_4호
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• pp.186-193
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• 2003

최근 몇 년 동안 디지털 시스템이 복잡성은 아주 빠르게 증가하고 있다. 비록 반도체 제조업자들이 제품에 대한 신뢰성을 높이려고 노력하고 있지만 어느 때에 시스템이 어딘가에서 결함이 발생할 것이라는 것을 알기는 불가능하다. 이렇듯이 회로가 복잡화함에 따라 테스트 생성(test generation)에 대한 잘 정리되어 있고 자동화된 방법이 필요하게 되었다. 하지만 현재 광범위하게 사용하고 있는 방법중 대부분은 한번에 하나씩의 패턴만을 넣어서 처리하는 방식이다. 이는 각각의 결함에 대해서 탐색하는데 많은 시간을 낭비하게 된다. 본 논문에서는 Exhaustive 방법을 사용하는 테스트 패턴 생성 방법 중에서 분할 기법을 적용하여 테스트 패턴을 생성한다. 또한 이 패턴을 이용하여 병렬로 패턴을 삽입함으로써 더욱 빠르게 결함을 발견할 수 있는 방법을 설계 및 구현한다.

• 한국정보처리학회논문지
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• 제1권2호
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• pp.272-278
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• 1994

본 논문에서는 BIST(Built-In Self Test)시 순서회로내의 조합회로를 pseudoexhaustive 시험하는데 필요한 테스트 패턴 생성기와 응답 분석기를 제안한다. 제안하는 테스트 패턴 생성기는 테스트 패턴의 초기값을 스캔 인 할 수 있고, exhaustive test pattern 을 생성할 수 있다. 또한, 응답 분석기는 회로의 응답을 분 석할 수 있을 뿐만 아니라 응답 결과를 스캔 아웃할 수 있다. 이러한 테스트 패턴 생 성기와 응답분석기는 SRL과 LFSR을 결합하여 설계하였다.

• 한국컴퓨터산업학회논문지
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• 제6권2호
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• pp.295-304
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• 2005

본 논문에서는 워드지향 메모리 내에서 셀 사이의 커플링 결함을 검출하기 위한 고갈 테스트 발생(exhaustive test generation) 문제를 연구하였다. 셀 사이의 거플링 결함 모델에 따르면 n 워드를 갖는 메모리 내에서 w-비트 메모리 내용 또는 내용의 변화는 메모리 내의 s-1 워드 내용에 따라 영향을 받는다. 이때 검사 패턴 구성을 위한 최적의 상호작용 방법을 제안 하였으며, 제안한 검사 결과의 체계적인 구조는 간단한 BIST로 구현하였다.

• 대한기계학회논문집
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• 제18권10호
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• pp.2606-2615
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• 1994

Sorting time is one of the most important issues for auto IC test handling systems. In actual system, because of too much path, reducing the computing time for finding a sorting path is the key way to enhancing the system performance. The exhaustive path search technique can not be used for real systems. This paper proposes heuristic sorting algorithm to find the minimal sorting time. The suggested algorithm is basically based on the best-first search technique and multi-level search technique. The results are close to the optimal solutions and computing time is greately reduced also. Therefore the proposed algorthm can be effectively used for real-time sorting process in auto IC test handling systems.

• 한국산학기술학회논문지
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• 제8권6호
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• pp.1458-1464
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• 2007

현재 국내 외 제조 산업은 기업 시스템의 노후화 등의 많은 문제들이 발생하고 있다. 현재의 자동차 부품공장에서의 불량품에 대한 처리방법은 제품의 생산이 완료된 후 테스트 단계를 거쳐 양품과 불량품을 분류하고 불량품이 발생하면 생산을 중단하고 생산라인의 상태를 점검하는 방식이다. 본 연구에서는 자동차 부품공장의 생산라인에서 불량품 생산을 줄이고 생산라인 가동시간의 지연을 줄이기 위한 생산성 향상을 위한 모니터링 솔루션에 대해 제안한다. 생산성 향상을 위한 모니터링 솔루션은 제품 조립의 각 단계마다 테스트를 통해 데이터를 수집하고, 수집한 데이터에서 불량이 예상되면 알람기능을 이용해서 경고를 하도록 설계하였다. 경고 메시지를 통해 불량이 예상되는 곳에 대해 조기에 조치하여 불량품이 나올 확률을 최소한으로 하고 제품의 생산지연 시간을 줄이는 것을 목표로 한다.

• 정보처리학회논문지D
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• 제16D권3호
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• pp.295-306
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• 2009

질의실행시간최소화는 분산 데이타베이스 설계에 있어 가장 중요한 목적중의 하나이다. 총시간최소화는 온라인거래처리시스템의 목적인 반면, 반응시간최소화는 의사결정지원 질의시스템의 목적이다. 본 논문에서는 질의실행시간최소화를 달성하기 위해 질의를 세분화하여 최적의 데이터베이스 사이트에 할당하는 분석모델을 개발하였으며, 문제해결방법으로 유전자알고리즘을 채택하였다. 총시간최소화 관점에서의 질의실행 계획은 반응시간최소화 관점의 질의실행계획에는 적합하지 않다는 것을 증명하였으며, 그 반대의 경우도 증명하였다. 최대 20개의 조인이 포함되는 질의를 설계하여 시뮬레이션 실험을 통해 테스트를 수행하였고, 유전자알고리즘과 완전한 전수조사와의 결과를 비교함으로써 모든 경우에 유전자알고리즘을 채택한 해결책이 최적의 결과를 도출하였음을 증명하였다.

• 전자공학회논문지
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• 제53권7호
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• pp.49-55
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• 2016

디지털 포렌식 영상은 여러 가지 영상타입으로 위 변조되어 유통되는 심각한 문제가 대두되어 있다. 이러한 문제를 해결하기 위하여, 본 논문에서는 포렌식 영상의 분류 알고리즘을 제안한다. 제안된 알고리즘은 여러 가지 영상타입의 그레이 레벨 co-occurrence 행렬의 특성 중에서 콘트라스트와 에너지 그리고 영상의 엔트로피로 21-dim.의 특징벡터를 추출하고, 결정나무 플랜에서 분류학습을 위하여 PPCA를 이용하여 2-dim.으로 차원을 축소한다. 포렌식 영상의 분류 테스트는 영상 타입들의 전수조합에서 수행되었다. 실험을 통하여, TP (True Positive)와 FN (False Negative)을 검출하고, 제안된 알고리즘의 성능평가에서 민감도 (Sensitivity)와 1-특이도 (1-Specificity)의 AUROC (Area Under Receiver Operating Characteristic) 커브 면적은 0.9980으로 'Excellent(A)' 등급임을 확인하였다. 산출된 최소평균 판정에러 0.0179에서 분류할 포렌식 영상타입이 모두 포함되어 분류 효율성이 높다.

• 대한전기학회논문지:시스템및제어부문D
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• 제49권6호
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• pp.322-329
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• 2000

BIST(Built-in Self Test) has been considered as the most promising DFT(design-for-test) scheme for the present and future test strategy. The most serious problem in applying BIST(Built-in Self Test) into a large circuit is the excessive increase in test time. This paper is focused on this problem. We proposed a new BIST construction scheme which uses a parallel divide-and-conquer method. The circuit division is performed with respect to some internal nodes called test points. The test points are selected by considering the nodal connectivity of the circuit rather than the testability of each node. The test patterns are generated by only one linear feedback shift register(LFSR) and they are shared by all the divided circuits. Thus, the test for each divided circuit is performed in parallel. Test responses are collected from the test point as well as the primary outputs. Even though the divide-and-conquer scheme is used and test patterns are generated in one LFSR, the proposed scheme does not lose its pseudo-exhaustive property. We proposed a selection procedure to find the test points and it was implemented with C/C++ language. Several example circuits were applied to this procedure and the results showed that test time was reduced upto 1/2151 but the increase in the hardware overhead or the delay increase was not much high. Because the proposed scheme showed a tendency that the increasing rates in hardware overhead and delay overhead were less than that in test time reduction as the size of circuit increases, it is expected to be used efficiently for large circuits as VLSI and ULSI.