• 한국통신학회논문지
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• 제36권1B호
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• pp.71-79
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• 2011

본 논문은 어플리케이션에 최적화된 임베디드 시스템 설계에 있어 효율적인 설계 공간을 탐색할 수 있도록 머신 기술 언어를 기반으로 한 컴파일드 코드 방식 시뮬레이터 생성 시스템을 제안한다. 제안된 시스템 event-driven 시뮬레이션의 융통성을 유지하면서 많은 시뮬레이션 시간을 소요하는 인스트럭션 펫치와 디코딩 과정을 정적으로 결정하여 빠른 수행시간을 갖는 컴파일드 코드 방식 시뮬레이터를 생성한다. 생성된 시뮬레이터는 임베디드 코어의 성능 측정을 위한 사이클 수준과 인스트럭션 수준의 시뮬레이션을 가진다. 구축된 컴파일드 코드 방식 시뮬레이터 생성기의 효율성을 확인하기 위해 JPEG 인코더 어플리케이션에 대한 아키텍처 탐색을 수행하였다. 제안된 시스템은 MIPS R3000 프로세서의 초기 임베디드 코어로 시작하여 어플리케이션에 최적화된 임베디드 코어를 얻어내었다. 이 과정에서 많은 시뮬레이션 시간이 요구되었다. 사이클 수준 컴파일드 코드 빙식 시뮬레이터는 event-driven 시뮬레이션의 정확성을 가지며 평균 21.7%의 향상된 시뮬레이션의 수행 속도를 보인다.

• 정보처리학회논문지:컴퓨터 및 통신 시스템
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• 제5권12호
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• pp.439-446
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• 2016

본 논문에서는 예측기반 병렬 이벤트구동 게이트수준 타이밍 시뮬레이션의 성능 개선을 위한 효율적인 예측정확도 향상 전략을 제안한다. 제안된 기법은 병렬 이벤트구동 로컬시뮬레이션들의 입력값과 출력값에 대한 예측을 이중으로 예측할 뿐만 아니라, 특별한 상황에서는 동적으로 예측할 수 있게 한다. 이중 예측은 첫번째 예측이 틀린 경우에 두번째 정적 예측 데이터로써 새로운 예측을 시도하게 되며, 동적 예측은 실제의 병렬 시뮬레이션 실행 과정 도중에 동적으로 축적되어진 지금까지의 시뮬레이션 결과를 예측 데이터로 활용하는 것이다. 제안된 두가지의 예측정확도 향상 기법은 병렬 시뮬레이션의 성능 향상의 제약 요소인 동기 오버헤드 및 통신 오버헤드를 크게 감소시킨다. 이 두가지 중요한 예측정확도 향상 방법을 통하여 6개의 디자인들에 대한 예측기반 병렬 이벤트구동 게이트수준 타이밍 시뮬레이션이 기존 통상적 방식의 상용 병렬 멀티-코어 시뮬레이션에 비하여 약 5배의 시뮬레이션 성능이 향상됨을 확인할 수 있었다.

• Journal of Power Electronics
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• 제8권1호
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• pp.10-22
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• 2008

The wind-driven doubly fed induction generator (DFIG) is currently under pressure to be more grid-compatible. The main concern is the fault ride-through (FRT) requirement to keep the generator connected to the grid during faults. In response to this, the paper introduces a novel model and new control scheme for the DFIG. The model provides a means of direct stator power control and considers the stator transients. On the basis of the derived model, a robust linear quadratic (LQ) controller is synthesized. The control law has proportional and integral actions and takes account of one sample delay in the input owing to the microprocessor's execution time. Further, the influence of the grid voltage imperfection is mitigated using frequency shaped cost functional method. Compensation of the rotor current pulsations is proposed to improve the FRT capability as well as the generator performance under grid voltage unbalance. As a consequence, the control system can achieve i) fast direct power control without instability risk, ii) alleviation of the problems associated with the DFIG operation under unbalanced grid voltage, and iii) high probability of successful grid FRT. The effectiveness of the proposed solution is confirmed through simulation studies on 2MW DFIG.

• 대한조선학회논문집
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• 제61권4호
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• pp.226-235
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• 2024

A method for quantifying the adaptability of ship maneuver scenarios for data-driven modeling of ship dynamics is developed based on the principal component analysis. A random maneuver scenario is suggested as a reference for ship dynamics, which can obtain the converged principal components of ship dynamics features by the Monte Carlo simulation. Principal components of conventional maneuver scenarios defined by the International Maritime Organization (IMO) are compared to that of the random maneuver. A conventional ship dynamics model for a container carrier vessel for four degrees of freedom dynamics is introduced to simulate the random and IMO maneuver scenarios. It is confirmed that the IMO tests follow the tendency of random maneuver scenario in terms of execution time and adaptability.

• 한국정보과학회논문지:시스템및이론
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• 제31권1_2호
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• pp.125-134
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• 2004

최근에 프로세서-메모리간 성능격차 문제를 완화하기 위하여 내장캐시의 접근실패율을 낮추고 메모리 대역폭을 확장하는 내장캐시 압축시스템이 제안되었다. 내장캐시 압축시스템은 데이타를 압축해 저장함으로써 내장캐시의 실질적 저장공간을 확장하고, 메모리 버스에서 데이타를 압축해 전송함으로써 실질적 메모리 대역폭을 확장한다. 본 논문에서는 이와 같은 내장캐시 압축시스템을 확장해 기존의 주 메모리 압축시스템과 병합해 설계한 이종 메모리 압축시스템을 제안한다. 주 메모리의 기억공간을 효율적으로 확장하고, 내장캐시의 접근실패율을 낮추고, 메모리 대역폭을 확장하고, 압축캐시의 복원시간을 줄이고, 설계 복잡도를 낮추기 위하여 몇 가지 새로운 기법들을 제시한다. 제안하는 시스템과 비교대상 시스템의 성능은 슈퍼스칼라 구조의 마이크로프로세서 시뮬레이터를 수정하여 실행기반 시뮬레이션을 통해 검증한다. 본 논문에서 사용한 실험방법은 기존의 트레이스기반 시뮬레이션과 비교해 보다 높은 정확도를 갖는다. 실험결과 주 메모리 확장에 따른 이득을 고려하지 않은 경우에 제안하는 시스템은 일반 메모리시스템에 비하여 수행시간을 내장캐시의 크기에 따라 최대 4-23%가량 단축한다. 제안하는 시스템의 데이타 메모리와 코드 메모리의 확장비율은 각각 57-120%와 27-36%이다.

• 정보처리학회논문지A
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• 제10A권2호
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• pp.111-122
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• 2003

군사용 워게임 시뮬레이션 모델들의 상호연동을 위해서는 국제표준연동(HLA : High Level Architecture)구조를 반드시 갖추어야하며 타 모델과 연동시 발생되는 시스템 오버헤드를 줄이기 위해서는 병렬 시뮬레이션 엔진 도입이 효과적이다. 그러나 기존 군사용 워게임 시뮬레이션 모델엔진의 이벤트 처리는 순차적 이벤트-드리븐 방식으로 처리하고 있다. 이는 병렬로 처리 시 글로벌 자료영역에 대한 동시참조등의 문제점들이 발생하기 때문이다. 아울러 기존 시뮬레이션 플랫폼으로 다중 CPU 시스템을 사용하여도 여러 개의 CPU를 다 활용하지 못하는 결과를 초래하고 있다. 따라서 이 논문에서는 군사용 워 게임 모델의 시스템 처리능력 향상과 글로벌 자료 영역에 대한 동시참조, 대외적인 시뮬레이션 시간처리, 장애 회복(Crash Recovery)시 병행 처리된 이벤트들의 순서를 보장 할 수 있는 객체모델에 기반한 병렬 시뮬레이션 엔진으로의 전환을 제안한다 이 전환된 병렬 시뮬레이션 엔진은 다중 CPU 시스템(SMP)상에서도 병렬 실행이 가능하도록 설계하고 구현하였다.

• 한국정보과학회논문지:시스템및이론
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• 제28권4호
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• pp.188-195
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• 2001

본 논문에서는 PC 클러스터 기반 CC-NUMA 시스템을 제안하고, 시뮬레이션을 통하여 성능을 분석하였다. PC 클러스터 기반 CC-NUMA 시스템은 PC의 PCI slot에 CC-NUMA 카드를 장착함으로써 구현되며 공유메모리, 네트워크 캐쉬, 네트워크 제어 모듈을 포함한다. CC-NUMA 시스템은 PCI 버스상에 존재하는 메모리를 공유대상으로 하며, 공유메모리와 네트워크 캐쉬사이의 일관성은 IEEE SCI 표준에 의해 유지된다. CC-NUMA 시스템을 시뮬레이션 하기 위해 실행주도 시뮬레이터인 Limes를 수정하여 사용하였으며, 캐쉬 일관성 유지 알고리즘으로 SCI의 typical set을 구현하였다. 또한 기존 시스템과의 비교를 위해서 네트워크 캐쉬를 활용하지 않는 Dolphin사의 PCI-SCI 카드에 기반한 NUMA 시스템을 시뮬레이션 하였다. CC-NUMA 시스템의 성능을 측정하기 위하여 다양한 실험을 수행하였으며, 실험결과 CC-NUMA 시스템이 NUMA 시스템에 비해서 성능향상이 우수함을 알 수 있었다. 또한, CC-NUMA 시스템이 최적의 성능을 발휘하는 파라미터의 값을 도출하였으며, 이를 CC-NUMA 시스템의 실제 구현에 반영하였다.

• 산업기술연구
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• 제21권A호
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• pp.73-80
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• 2001

Barrier is widely used for synchronization in parallel programs. Since the process arrived earlier than others should wait at the barrier, the total processor utilization decreases. In this paper, to find the sources of the barrier waiting time, parallel programs are executed on the various grain sizes through execution-driven simulations. In simulation studies, we found that even if approximately equal amounts of work are distributed to each processor, all processes may not arrive at a barrier at the same time. The reasons are that the different numbers of cache misses and instructions within partitioned grains result in the difference in arrival time of processors at the barrier.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 추계종합학술대회 논문집
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• pp.421-425
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• 1999

As the market size of multiprocessor systems for commercial applications, parallel systems, especially cache-coherent shared-memory multiprocessors that are conventionally designed for scientific applications need to be tuned in different fashion to achieve the best performance for new application area. In this paper, indepth investigation on the memory behavior which is the primary cause for performance changes were made. We chose representative benchmarks in scientific and commercial application areas. After running execution-driven simulation for bus-based cache-coherent shared-memory multiprocessors, we experienced significant differences and conclude that the systems must be carefully and differently designed to achieve the best performance when they are built for distinct applications.

• 한국정보과학회논문지:시스템및이론
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• 제27권4호
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• pp.408-415
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• 2000

대규모 분산 공유메모리 다중처리기는 공유메모리 접근 지연시간이 크다는 약점을 지니고 있다. 이러한 다중처리기에서 모든 메모리 요청이 홈노드를 통해 이루어지는 디렉토리 기반의 캐쉬 일관성 유지 기법의 사용은 메모리 접근 지연시간을 더욱 크게 하는 요인으로 작용한다. 뿐만 아니라 메모리 접근 지연시간은 시스템의 규모가 커질수록 전체 성능에 중요한 요소로 작용하므로, 대규모 시스템에서 이를 줄이기 위해서 많은 연구들이 있었다. 본 논문에서는 메모리 읽기 지연시간을 줄이는 새로운 캐쉬 일관성 유지 기법을 제안한다. 제안된 기법은 무효화힌트를 이용하여 구현되었다. 무효화힌트는 어떤 노드가 전에 캐쉬블록을 무효화 시켰는가에 관한 정보이며, 메모리블록이 필요한 노드는 이 정보를 이용하여 홈노드의 도움 없이 직접 메모리 요청을 할 수 있다. 제안된 프로토콜의 성능을 측정하기 위하여 모의실험을 하였다. 모의실험 결과는 제안된 프로토콜에서 읽기 지연시간이 감소하는 것을 나타낸다.