• 한국전기전자재료학회논문지
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• 제21권4호
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• pp.305-310
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• 2008

Deep trench etching of silicon was investigated as a function of RF source power, DC bias voltage, $C_4F_8$ gas flow rate, and $O_2$ gas addition. On increasing the RF source power from 300 W to 700 W, the etch rate was increased from $3.52{\mu}m/min$ to $7.07{\mu}m/min$. The addition of $O_2$ gas improved the etch rate and the selectivity. The highest etch rate is achieved at the $O_2$ gas addition of 12 %, The selectivity to PR was 65.75 with $O_2$ gas addition of 24 %. At DC bias voltage of -40 V and $C_4F_8$ gas flow rate of 30 seem, We were able to achieve etch rate as high as $5.25{\mu}m/min$ with good etch profile.

• 한국세라믹학회지
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• 제39권6호
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• pp.570-575
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• 2002

현재 전기 . 전자 기술의 추세는 소형화를 비롯하여 집적화, 저전력화, 저가격화의 장점을 가진 MEMS(Micro Electro Mechanical Systems) device의 개발에 주력하고 있으며, 이를 위해서는 고종횡비와 높은 식각 속도를 가진 HDP(High Density Plasma) etching 기술 개발이 필수적이라 할 수 있다. 이를 위하여 우리는 Inductively Coupled Plasma(ICP) 장비를 이용하여 각 공정 변수에 의한 실리콘 deep trench식각 반응을 연구하였다. 실험 공정 변수인 platen power, etch/passivation cycle time에서 etching 단계 시간에 따른 변화와 SF$_{6}$:C$_4$F$_{8}$ 가스유량을 변화시켜 연구하였으며 또한 이들의 profile, scallops, 식각 속도, 균일도, 선택비도 관찰하였다.

• 센서학회지
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• 제24권1호
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• pp.10-14
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• 2015

This paper reports the results of a study on the optimization of the etching profile, which is an important factor in deep-reactive-ion etching (DRIE), i.e., dry etching. Dry etching is the key processing step necessary for the development of the Internet of Things (IoT) and various microelectromechanical sensors (MEMS). Large-area etching (open area > 20%) under a high-frequency (HF) condition with nonoptimized processing parameters results in damage to the etched sidewall. Therefore, in this study, optimization was performed under a low-frequency (LF) condition. The HF method, which is typically used for through-silicon via (TSV) technology, applies a high etch rate and cannot be easily adapted to processes sensitive to sidewall damage. The optimal etching profile was determined by controlling various parameters for the DRIE of a large Si wafer area (open area > 20%). The optimal processing condition was derived after establishing the correlations of etch rate, uniformity, and sidewall damage on a 6-in Si wafer to the parameters of coil power, run pressure, platen power for passivation etching, and $SF_6$ gas flow rate. The processing-parameter-dependent results of the experiments performed for optimization of the etching profile in terms of etch rate, uniformity, and sidewall damage in the case of large Si area etching can be summarized as follows. When LF is applied, the platen power, coil power, and $SF_6$ should be low, whereas the run pressure has little effect on the etching performance. Under the optimal LF condition of 380 Hz, the platen power, coil power, and $SF_6$ were set at 115W, 3500W, and 700 sccm, respectively. In addition, the aforementioned standard recipe was applied as follows: run pressure of 4 Pa, $C_4F_8$ content of 400 sccm, and a gas exchange interval of $SF_6/C_4F_8=2s/3s$.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제42회 동계 정기 학술대회 초록집
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• pp.296-296
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• 2012

LCD panel 검사를 위한 Probe unit은 대형 TV 및 모바일용 스마트폰을 중심으로 각광을 받고 있는 소모성 부품으로 최근 pitch의 미세패턴화가 급속히 진행되고 있다. 본 연구에서는 Slit Wafer 제작 공정을 최적화하기 위해 25 um pitch의 마스크를 설계, 제작하였다. 단공과 장공을 staggered 형태로 배열하여 25 um/25 um line/space pitch로 설계하였다. 또한 단위실험을 위해 직접 25 um pitch로 설계하여, 동일한 실험조건을 적용하여 최적 조건을 찾고자 하였다. 반응변수는 Etch rate 및 profile angle로 결정하였으며, 약 200~400 um 에칭된 slit의 상단과 하단의 폭, 그리고 식각깊이를 SEM 측정사진을 통해 정한 후 etch rate 및 profile angle을 결정하였다. 인자는 식각속도 및 wall의 각도를 결정하는 식각 및 passivation 가스의 유량, chamber 압력(etching/passivation), 식각시간 등으로 정하였으며, 이들의 최대값과 최소값 2 수준으로 실험계획을 설계하였다. 식각 조건에 따라 8회의 실험을 수행하였다. 가스의 유량은 SF6 400 sccm, C4F8 400 sccm, 식각 싸이클 시간은 5.2~10.4 sec, passivation 싸이클시간 4 sec로 하였으며, 압력은 식각시 7.5 Pa, passivation 시 10 Pa로 할 경우가 가장 sharp하게 나타났다. Coil power 와 platen power는 각각 2.6 KW, 0.14 KW로 하였으며, 최적화를 위한 인자의 값들은 이 범위에서 조절하였다. 이러한 인자의 조건 조절을 통해 etch rate는 5.6 um/min~6.4 um/min, $88.9{\sim}89.1^{\circ}$의 profile angle을 얻을 수 있었다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제42회 동계 정기 학술대회 초록집
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• pp.459-459
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• 2012

Recently, the discharge of global warming gases in dry etching process of TFT-LCD display industry is a serious issue because perfluorocarbon compound (PFC) gas causes global warming effects. PFCs including CF4, C2F6, C3F8, CHF3, NF3 and SF6 are widely used as etching and cleaning gases. In particular, the SF6 gas is chemically stable compounds. However, these gases have large global warming potential (GWP100 = 24,900) and lifetime (3,200). In this work, we chose C3F6O gas which has a very low GWP (GWP100 = <100) and lifetime (< 1) as a replacement gas. This study investigated the effects of the gas flow ratio of C3F6O/O2 and process pressure in dual-frequency capacitively coupled plasma (CCP) etcher on global warming effects. Also, we compared global warming effects of C3F6O gas with those of SF6 gas during dry etching of a patterned positive type photo-resist/silicon nitride/glass substrate. The etch rate measurements and emission of by-products were analyzed by scanning electron Microscopy (SEM; HITACI, S-3500H) and Fourier transform infrared spectroscopy (FT-IR; MIDAC, I2000), respectively. Calculation of MMTCE (million metric ton carbon equivalents) based on the emitted by-products were performed during etching by controlling various process parameters. The evaluation procedure and results will be discussed in detail.

• 대한금속재료학회지
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• 제48권11호
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• pp.1028-1034
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• 2010

In the development of 3D package, through silicon via (TSV) formation technology by using deep reactive ion etching (DRIE) is one of the key processes. We performed the Bosch process, which consists of sequentially alternating the etch and passivation steps using $SF_6$ with $O_2$ and $C_4F_8$ plasma, respectively. We investigated the effect of changing variables on vias: the gas flow time, the ratio of $O_2$ gas, source and bias power, and process time. Each parameter plays a critical role in obtaining a specified via profile. Analysis of via profiles shows that the gas flow time is the most critical process parameter. A high source power accelerated more etchant species fluorine ions toward the silicon wafer and improved their directionality. With $O_2$ gas addition, there is an optimized condition to form the desired vertical interconnection. Overall, the etching rate decreased when the process time was longer.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제41회 하계 정기 학술대회 초록집
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• pp.277-277
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• 2011

디스플레이의 기술발전에 의해 대면적 고해상도의 LCD가 제작되어 왔다. 이에 따라 LCD 점등검사를 위한 Probe Unit의 기술 또한 급속도로 발전하고 있다. 고해상도에 따라 TFT LCD pad가 미세피치화 되어가고 있으며, panel의 검사를 위한 Probe 또한 30 um 이하의 초미세피치를 요구하고 있다. 따라서, 초미세 pitch의 LCD panel의 점등검사를 위한 Probe Unit의 개발이 시급하가. 본 연구에서는 30 um 이하의 미세피치의 Probe block을 위한 Slit wafer의 식각 공정 조건을 연구하였다. Si 공정에서 식각율과 식각깊이에 따른 profile angle의 목표를 설정하고, 식각조건에 따라 이 두 값의 변화를 관측하였다. 식각실험으로 Si DRIE 장비를 이용하여, chamber 압력, cycle time, gas flow, Oxygen의 조건에 따라 각각의 단면 및 표면을 SEM 관측을 통해 최적의 식각 조건을 찾고자 하였다. 식각율은 5um/min 이상, profile angle은 $90{\pm}1^{\circ}$의 값을 목표로 하였다. 이 때 최적의 식각조건은 Etching : SF6 400 sccm, 10.4 sec, passivation : C4F8 400 sccm, 4 sec의 조건이었으며, 식각공정의 Coil power는 2,600 W이었다. 이러한 조건의 공정으로 6 inch Si wafer에 공정한 결과 균일한 식각율 및 profile angle 값을 보였으며, oxygen gas를 미량 유입함으로써 식각율이 균일해짐을 알 수 있었다. 결론적으로 최적의 Slit wafer 식각 조건을 확립함으로써 Probe Unit을 위한 Pin 삽입공정 또한 수율 향상이 기대된다.

• Journal of Welding and Joining
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• 제24권2호
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• pp.64-70
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• 2006

The 3-dimensional (3D) chip stacking technology is a leading technology to realize a high density and high performance system in package (SiP). There are several kinds of methods for chip stacking, but the stacking and interconnection through Cu filled through-hole via is considered to be one of the most advanced stacking technologies. Therefore, we studied the optimum process of through-hole via formation and Cu filling process for Si wafer stacking. Through-hole via was formed with DRIE (Deep Reactive ion Etching) and Cu filling was realized with the electroplating method. The optimized conditions for the via formation were RE coil power of 200 W, etch/passivation cycle time of 6.5 : 6 s and SF6 : C4F8 gas flow rate of 260 : 100 sccm. The reverse pulsed current of 1.5 A/dm2 was the most favorable condition for the Cu electroplating in the via. The Cu filled Si wafer was chemically and mechanically polished (CMP) for the following flip chip bumping technology.