• 음성과학
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• 제15권4호
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• pp.97-105
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• 2008

Nowadays an HMM-based text-to-speech system (HTS) has been very widely studied because it needs less memory and low computation complexity and is suitable for embedded systems in comparison with a corpus-based unit concatenation text-to-speech one. It also has the advantage that voice characteristics and the speaking rate of the synthetic speech can be converted easily by modifying HMM parameters appropriately. We implemented an HMM-based Korean text-to-speech system using a small size Korean speech DB and proposes a method to increase the naturalness of the synthetic speech by controlling duration model parameters in the HMM-based Korean text-to speech system. We performed a paired comparison test to verify that theses techniques are effective. The test result with the preference scores of 73.8% has shown the improvement of the naturalness of the synthetic speech through controlling the duration model parameters.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2000년도 봄 학술발표논문집 Vol.27 No.1 (A)
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• pp.130-132
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• 2000

내장형 파일 시스템을 구현하기 위한 MMDB(Main Memory DB)는 주 기억 장치 상주 메모리 데이터베이스 시스템으로서 이동전화 단말기나 PDA(Personal digital assistants)같이 하드디스크를 가지지 않는 시스템을 대상으로 한다. 하드디스크를 고려하지 않은 점에서 기존의 MMDB와는 다른 메모리 관리 방식이 필요하며, 이를 위한 방안으로 내장형 파일 시스템을 구축하여 효율적인 메모리 관리가 가능하다. 내장형 파일 시스템은 리눅스의 가상 파일 시스템과 유사한 기능을 제공하여 다양한 형태의 파일 시스템을 쉽게 구축하고 사용할 수 있으며, OS가 필요에 따라 파일 시스템의 설정을 변경하여 사용할 수 있다. 또한 OS의 메모리관리자와 파일 시스템의 중복 기능을 제거함으로써 시스템의 성능을 개선시킬수 있고, 데스크 탑 PC와의 데이터 호환성을 향상시킬 수 있다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2008년도 하계학술대회 논문집 Vol.9
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• pp.249-250
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• 2008

In this paper, we propose the single polycrystalline silicon flash EEPROM IC with a new structure which does not need the high voltage switching circuit. The design of high voltage switching circuits which are needed for the data program and erase, has been an obstacle to develop the single-poly EEPROM. Therefore, we has proposed the new cell structure which uses the low voltage switching circuits and has designed the full chip. A new single-poly EEPROM cell is designed and the full chip including the control block, the analog block, row decoder block, and the datapath block is designed. And the each block is verified by using the computer simulation. In addition, the full chip layout is performed.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1998년도 하계학술대회 논문집 C
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• pp.1210-1212
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• 1998

The complexity of newly developed protection algorithm and higher performance requested by the user makes the software embedded in the protective relay much harder to develop and maintain. The versatility of 32bit microprocessor and the availability of cheaper memory semiconductors introduced the fertile developing background for the protective relay developers. The use of component object model(COM) in the software developing process enables the developer to write much complex code in the easy and safe way and to maintain the code easily, too. And the aid of the COM library, the distributed computing environment will be expected to appear by the use of the COM programming model in the protective relay firmware program.

• 대한전기학회논문지:시스템및제어부문D
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• 제53권8호
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• pp.578-584
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• 2004

The CSVM(Current Support Vector Machine) that is a digital architecture performing all phases of recognition process including kernel computing, learning, and recall of SVM(Support Vector Machine) on a chip is proposed. Concurrent operation by parallel architecture of elements generates high speed and throughput. The classification problems of bio data having high dimension are solved fast and easily using the CSVM. Quadratic programming in original SVM learning algorithm is not suitable for hardware implementation, due to its complexity and large memory consumption. Hardware-friendly SVM learning algorithms, kernel adatron and kernel perceptron, are embedded on a chip. Experiments on fixed-point algorithm having quantization error are performed and their results are compared with floating-point algorithm. CSVM implemented on FPGA chip generates fast and accurate results on high dimensional cancer data.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2003년도 봄 학술발표논문집 Vol.30 No.1 (A)
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• pp.190-192
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• 2003

실시간 운영 체제(Real-Time Operating System)는 시스템 동작이 논리적 정확성뿐만 아니라 시간적 정확성에도 좌우되는 운영 체제이다. 또한 실시간 운영체제는 멀티태스킹(Multitasking) 과 ITC(Inter Task Communication)을 제공한다는 점에서 일반 운영 체제인 Windows, Linux. Unix등과 같지만 시간적 정확성을 보장해야 한다는 점에서 일반 운영 체제와 다르다. 이러한 실시간 운영 체제를 포함하는 내장형 시스템(Embedded System)은 각각의 목적에 맞도록 모든 것이 최적화되어야 하므로 실행 이미지의 크기도 작아야 하고 사용 가능한 메모리에도 제한이 있다. 본 논문에서는 실시간 운영 체제에서 이러한 조건들을 고려하여 효율적인 메모리 사용을 위한 printf() 함수를 설계하고 구현한 내용에 대해서 설명한다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2003년도 가을 학술발표논문집 Vol.30 No.2 (1)
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• pp.283-285
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• 2003

Windows CE .NET 내장형 시스템 환경에서 응용 프로그램을 작성하거나 실행하고자 할 때 가장 문제가 되는 것은 메모리 관리이다. Windows CE .NET 시스템은 메모리가 작기 때문에 때로는 전체 성능을 위해 메모리가 절약되는 방식으로 관리되어야 한다. 본 논문은 이와 같이 응용 프로그램이 갖는 가상 메모리의 사용 한계를 운명체제의 커널 수준에서 극복하기 위한 것이다. 현재의 Windows CE .NET 커널이 갖는 가상 메모리 관리의 단점을 극복하고 보다 많은 가상 메모리가 사용될 수 있도록 페이지 할당 및 관리를 담당하는 커널의 메모리 관리 루틴에 있어 새로운 알고리즘을 적용하여 효율을 높였으며 응용 프로그램 작성을 통한 실험을 통하여 가상 메모리의 할당 횟수를 늘일 수 있었다. 그리고 전체적인 메모리 관리 시스템의 성능 향상과 시스템의 안정성을 높일 수 있었다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2005년도 한국컴퓨터종합학술대회 논문집 Vol.32 No.1 (A)
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• pp.724-726
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• 2005

메모리 관련 수행은 일반적으로, 임베디드 시스템에서의 전체 전력 소모에서 상당한 양을 차지하고 있으며, 임베디드 시스템에서 사용되는 메모리 중 상당수가 에너지 절약을 용이하도록 다중의 작동 모드(예: 액티브, 스탠바이, 냅, 파워다운) 기능을 지니고 있다. 본 논문에서는 메모리 접근 코드의 스케줄링이 전력 소모에 미치는 관계를 이용함으로서 메모리의 작동 모드를 최대한 활용하는 문제에 대한 해결책을 제시한다. 기존의 방법에서는 (1) 제한된 레지스터 조건을 만족함과 (2) 효율적인 메모리 접근 모드 (예: 페이지, 버스트 모드) 활용 등을 후반부의 별개 작업으로 고려한 반면, 본 제안한 방법은 (1)과 (2) 두 요소를 메모리 접근 코드 스케줄링에 긴밀히 결합시켜 전력 소모를 효과적으로 줄이고자 하였다. 벤치마크를 사용한 실험에서 우리가 제안한 방법을 사용하면, 기존의 일방적 우선순위를 기반으로 한 그리디 방식보다 평균 $32.13\%$ 더 적은 전력 소모를 가짐을 입증하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1999년도 하계학술대회 논문집 G
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• pp.3111-3113
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• 1999

임베디드 메모리로직에 적용되는 매크로셀을 지니고 전류형태의 저장방법을 적용한 캐시를 통한 임베디드 메모리칩의 설계의 일환으로 0.25마이크로 공정으로 설계되었으며 멀티미디어 칩에 사용되는 메모리 코아는 캐시를 지니고 있음으로 칩의 밴드위스를 높이고 칩의 어드레스 억세스시간(10nS)을 빠르게 할 수 있었으며 이를 위한 내부공급전압은 2.0V이다. 본 논문의 아키텍쳐에서는 기존 메모리 소자의 전송형태를 전류형 전송수단을 이용하여 매크로 셀의 데이터를 캐시에 저장하고, 이를 전류형태의 메인 데이터증폭회로를 통하여 전송하게된다. 이를 이루기 위한 칩의 아키텍척로 비트라인과 캐시의 연결회로를 추가한 구조를 제안하였다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2007년도 한국컴퓨터종합학술대회논문집 Vol.34 No.1 (B)
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• pp.445-450
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• 2007

NAND 플래시 메모리 기반의 실시간 임베디드 시스템에서는 일반적으로 shadowing 기법을 통해 프로그램을 수행한다. 그러나 shadowing 기법은 시스템의 부팅 시간을 증가시키고 불필요한 DRAM 영역을 차지한다는 단점 때문에 자원 제약이 심한 실시간 임베디드 시스템에는 적합하지 않다. 이에 대한 대안 중 하나는 demand paging 기법을 활용하는 것이다. 단, demand paging 환경에서는 page fault에 의한 시간 지연 때문에 태스크의 최악 실행 성능을 예측하기 어렵다. 따라서 본 논문에서는 NAND 플래시 메모리 기반의 실시간 임베디드 시스템에서 demand paging 비용을 고려한 태스크 최악 성능 분석 기법을 제안한다. 제안하는 기법은 각 태스크에 대해 demand paging 비용을 계산하고, 이를 전통적인 WCRT 분석 기법과 결합하는 방법을 사용한다. 또한 demand paging 비용과 WCET 분석을 독립적으로 고려함으로써, 최악의 경우에도 분석 결과의 안정성을 보장하고 기존의 방법에 비해 분석 복잡도를 줄였다.