• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제13권7호
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• pp.454-461
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• 2007

최근 휴대용 임베디드(Embedded) 시스템들은 크기는 작아지나 사용자들의 요구를 만족시키기 위해서 여러 가지 복합적인 기능을 내장하고 있다. 복합적인 기능 수행을 하기 위해서는 처리 능력이 뛰어난 프로세서들을 사용해야만 하고 시스템의 크기를 줄이기 위해서 적은 용량의 배터리를 사용하는 것이 일반적이다. 그러므로 시스템을 한번 충전한 후에 사용할 수 있는 배터리 사용 시간(Battery Life Time)은 중요한 문제로 대두되고 있다. 시스템의 배터리 사용 시간을 늘리기 위해서는 효율적인 전원 설계, 기능 수행에 따른 전력 관리 그리고 프로세서의 전압과 프로세서 클럭(Clock)의 주파수를 최적화하는 것이 가장 중요하다. 이를 위해서 본 논문에서는 전력 효율을 예측하여 시스템의 전체적인 전력 효율을 최적화하는 전원 구성을 하였으며 각 기능에 따른 전력 관리를 위해서 음악 파일 재생과 동영상 파일 재생을 위한 마이크로 프로세서를 사용하고 디지털 멀티미디어 방송(Digital Multimedia Broadcasting) 시청을 위한 별도의 마이크로 프로세서를 사용함으로써 음악 재생과 동영상 재생 시에는 디지털 멀티미디어 방송시청을 위한 마이크로 프로세서에 전원 공급을 차단함으로써 전력 관리를 최적화한다. 마지막으로 시스템에서 사용되는 프로세서들의 전력 관리를 위해 가변 전압 주파수 스케일링(Dynamic Voltage and Frequency Scaling)을 적용하여 프로세서들 또한 최적화하고 실제 구현된 시스템에 실험 결과들을 통하여 감소된 소비 전력의 결과를 보여준다.

• 한국공간정보시스템학회 논문지
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• 제7권1호
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• pp.25-37
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• 2005

최근에 무선 통신의 발달과 더불어 모바일 컴퓨팅에 대한 관심이 높아지고 있다. 모바일 컴퓨팅은 사용자가 PDA, 노트북 등의 이동 가능한 모바일 장치를 휴대하고 무선 통신을 통해서 서버 컴퓨터와 자원을 함께 공유하는 환경이라 할 수 있다. 모바일 데이타베이스는 이러한 모바일 장치에 사용되는 데이타베이스를 말한다. 모바일 데이타베이스의 응용 분야로는 보험업무, 금융업무 의료 등이 있지만, 특히 사용자의 위치 정보를 활용하는 위치 기반 서비스(LBS: Location Based Service)가 중요한 응용 분야로 등장하고 있다. 이러한 모바일 환경에서 위치 기반 서비스를 제공하기 위해서는 공간 모바일 장치에서 대용량의 공간 데이타를 효율적으로 관리하기 위한 내장형 공간 MMDBMS(Main-Memory Database Management System)가 필요하다. 이에 본 논문에서는 기존의 PC용 MMDBMS인 HSQLDB를 확장하여 공간 모바일 장치에서 공간 데이타를 효율적으로 관리할 수 있는 내장형 공간 MMDBMS를 설계 및 구현하였다. 내장형 공간 MMDBMS는 ISO(International Organization for Standardization)의 공간 데이타 모델을 따르며, 공간 데이타 특성에 적합한 압축 기법인 산술 연산 코딩 기법을 제공하고, 공간 모바일 장치에 적합한 MBR 압축 및 해슁 기법을 이용한 공간 인덱스를 지원한다. 그리고, 공간 모바일 장치의 낮은 성능의 프로세서에서 공간 데이타 디스플레이 기능을 제공하고, 내장형 공간 MMDBMS와 GIS 서버 사이에서 공간 데이타 수입/수출의 성능 향상을 위한 데이타 캐슁과 동기화 기능을 지원한다.

• 대한전자공학회논문지SD
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• 제47권7호
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• pp.52-60
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• 2010

본 논문에서는 멀티코어 시스템을 위한 동적전력관리 프레임워크를 통하여 응용프로그램의 특성에 따라 멀티코어의 불필요한 전력소모를 줄일 수 있음을 Intel Centrino Duo를 사용한 경우와 ARM11 MPCore를 사용한 경우를 통하여 검증하였다. 프로세서의 종류에 따라 전력 소모를 줄이기 위하여 사용된 기술에 차이가 있으며 아직까지는 멀티코어 임베디드 프로세서에 동적 전압 관리와 같은 정밀한 제어가 이뤄지지 못하고 있다. 제안하는 동적전력관리 프레임워크를 이용하여 스마트폰과 같이 운영체제를 통한 멀티 프로세싱을 지원하는 환경에서는 다수의 프로세서가 소모하는 불필요한 전력을 효과적으로 줄일 수 있어야한다. 필요한 만큼의 프로세서 성능을 결정하고 실시간으로 프로세서의 성능을 변경함으로써 각 응용프로그램의 동작을 위한 최소 요구사항을 만족시키면서 전력소모를 최소화 시킬 수 있다. 이를 위하여 본 논문에서는 응용프로그램의 실행과 종료에 따라 필요한 동작을 자동화시키고 시스템 성능을 분석하기 위한 기준을 정의하였다. 대표적인 임베디드 프로세서와 범용프로세서에 제안하는 전력 관리 프레임워크를 적용하여 성능을 검증하였으며 본 논문이 제안한 동적전력관리 프레임워크가 응용프로그램의 최소 요구 성능을 만족시키면서 가능한 전력소모를 줄일 수 있는 인터페이스라는 것을 확인하였다.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제13권5호
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• pp.241-251
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• 2007

최근의 내장형 프로세서를 설계하는데 있어서는 성능 못지 않게 에너지 효율성이 중요하게 고려되어야 한다. 내장형 프로세서에서 소모되는 에너지의 상당 부분은 캐쉬 메모리에서 소모되는 것으로 알려지고 있다. 특히 1차 명령어 캐쉬는 거의 매 사이클마다 접근이 이루어지므로 상당히 많은 양의 동적 에너지를 소모하게 된다. 그러므로, 내장형 프로세서를 설계하는데 있어서 1차 명령어 캐쉬의 에너지 효율성을 높이는 기법은 프로세서의 총 에너지 소모를 줄여주는 결과로 이어질 것으로 기대된다. 본 논문에서는 내장형 프로세서에 적합한 저전력 1차 명령어 캐쉬를 설계하는 기법을 제안하고자 한다. 제안하는 기법은 명령어 캐쉬를 여러 개의 작은 서브 캐쉬들로 분할하는 기법을 통해 명령어 접근 시 활성화되는 캐쉬의 크기를 줄임으로써 1차 명령어 캐쉬에서 소모되는 동적 에너지를 감소시켜 준다. 또한, 하나의 서브 캐쉬 크기를 페이지 크기와 동일하게 함으로써 캐쉬 내에서 태그가 차지하는 칩 공간을 없애고, 태그 비교에 소모되는 에너지도 없애는 효과를 얻는다. 제안하는 1차 명령어 캐쉬는 물리적인 접근 시간 감소를 통해 캐쉬 분할로 인한 성능 저하를 최대한 줄이고, 에너지 감소 효과는 최대로 얻고자 한다. 모의 실험 결과, 제안하는 구조는 기존의 1차 명령어 캐쉬 구조와 비교하여 명령어 접근에 소모되는 동적 에너지를 평균 $37%{\sim}60%$ 감소시키는 결과를 보인다.

• 인터넷정보학회논문지
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• 제21권5호
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• pp.149-157
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• 2020

최근 인공지능에 대한 관심이 높아짐에 따라 인공지능 프로세서를 하드웨어로 구현하는 연구가 활발히 진행되고 있다. 하지만 인공지능 프로세서는 기존에 기능 검증을 위한 프로세서 시뮬레이션 외에 애플리케이션 단계에서 인공지능 프로세서가 해당 애플리케이션에 적합한지에 대한 성능 검증이 추가로 필요하다. 본 논문에서는 인공지능 프로세서를 활용한 애플리케이션 성능 검증과 프로세서의 한계점을 탐색할 수 있는 내장형 인공지능 프로세서를 위한 성능 분석기를 제안한다. 본 논문은 내장형 인공지능 프로세서를 위한 성능 분석기를 구현하기 위하여 기존에 구현된 인공지능 프로세서의 구조를 분석하고 이를 기반으로 인공지능 프로세서를 모사하는 내장형 인공지능 프로세서를 위한 성능 분석기를 구현한다. 내장형 인공지능 프로세서를 위한 성능 분석기를 활용해 이미지 인식, 음성 인식 애플리케이션에서 인공지능 프로세서의 성능 분석 및 한계점을 탐색하고, 제한된 메모리 크기 안에서 인공지능 프로세서의 구조를 최적화한다.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제17권2호
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• pp.542-558
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• 2023

A digital focus index (DFI) is a value used to determine image focus in scientific apparatus and smart devices. Automatic focus (AF) is an iterative and time-consuming procedure; however, its processing time can be reduced using a general processing unit (GPU) and a multi-core processor (MCP). In this study, parallel architectures of a minimax search algorithm (MSA) are applied to two DFIs: range algorithm (RA) and image contrast (CT). The DFIs are based on a histogram; however, the parallel computation of the histogram is conventionally inefficient because of the bank conflict in shared memory. The parallel architectures of RA and CT are constructed using parallel reduction for MSA, which is performed through parallel relative rating of the image pixel pairs and halved the rating in every step. The array size is then decreased to one, and the minimax is determined at the final reduction. Kernels for the architectures are constructed using open source software to make it relatively platform independent. The kernels are tested in a hexa-core PC and an embedded device using Lenna images of various sizes based on the resolutions of industrial cameras. The performance of the kernels for the DFIs was investigated in terms of processing speed and computational acceleration; the maximum acceleration was 32.6× in the best case and the MCP exhibited a higher performance.

• 한국정보과학회논문지:시스템및이론
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• 제33권5호
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• pp.257-266
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• 2006

최근 TCP/IP 프로토콜을 네트워크 어댑터 상에서 처리함으로써 호스트 CPU의 부하를 줄이는 TOE (TCP/IP Offload Engine)에 대한 연구가 활발히 진행되고 있다. TOE의 구현 방안으로는 임베디드 프로세서를 사용하여 TCP/IP를 처리하는 소프트웨어적인 구현 방법과 TCP/IP의 모든 기능을 하드웨어로 구현하는 방법이 제안되어 왔다. 본 논문에서는 하드웨어적인 접근 방법과 소프트웨어적인 접근 방법을 결합한 Hybrid TOE 구조를 제안한다. Hybrid TOE는 많은 작업 부하로 인하여 임베디드 프로세서 상에서 성능을 확보하기 어려운 기능들은 하드웨어로 구현하고, 연결 설정과 같이 통신의 성능에 영향을 크게 끼치지 않는 기능들은 임베디드 프로세서 상에서 소프트웨어로 처리한다. 이 방법은TCP/IP의 모든 기능을 하드웨어로 구현하는 방법에 근접하는 성능을 제공할 수 있으며, 새로운 기능을 추가하거나 TCP/IP를 기반으로 하는 상위 계층 프로토콜까지 오프로딩하는 것이 가능하므로 구조의 유연성 측면에서 장점을 가진다. 본 논문에서는 Hybrid TOE의 프로토타입을 개발하기 위해 FPGA와 ARM 프로세서를 탑재한 프로토타입 보드를 개발하였고, 하드웨어 모듈과 소프트웨어 모듈을 각각 FPGA와 ARM 프로세서 상에 구현하였다. 또한 하드웨어 모듈과 소프트웨어 모듈의 연동 메커니즘을 개발하였다. 실험을 통해 Hybrid TOE 프로토타입이 호스트 CPU 상에 발생하는 부하를 줄여줌을 입증하고, 하드웨어/소프트웨어 연동 구조의 효과를 분석하였다. 그리고, Hybrid TOE의 완성을 위해 필요한 요소들을 분석하였다.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제10권6호
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• pp.2648-2668
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• 2016

Modern mobile devices are equipped with various accelerated processing units to handle computationally intensive applications; therefore, Open Computing Language (OpenCL) has been proposed to fully take advantage of the computational power in heterogeneous systems. This article introduces a parallel software decoder of Low Density Parity Check (LDPC) codes on an embedded heterogeneous platform using an OpenCL framework. The LDPC code is one of the most popular and strongest error correcting codes for mobile communication systems. Each step of LDPC decoding has different parallelization characteristics. In the proposed LDPC decoder, steps suitable for task-level parallelization are executed on the multi-core central processing unit (CPU), and steps suitable for data-level parallelization are processed by the graphics processing unit (GPU). To improve the performance of OpenCL kernels for LDPC decoding operations, explicit thread scheduling, vectorization, and effective data transfer techniques are applied. The proposed LDPC decoder achieves high performance and high power efficiency by using heterogeneous multi-core processors on a unified computing framework.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제16권8호
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• pp.863-867
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• 2010

최근 멀티코어 프로세서들이 범용 PC 뿐만 아니라 임베디드 시스템에서도 탑재될 만큼 그 사용이 보편화되고 있는 상황에서, 많은 멀티미디어 응용 프로그램이 이들을 활용하여 병렬화 되고 있다. 그러나 멀티미디어 데이터의 암호화와 같이 응용 프로그램에 데이터 종속성이 내재한 경우에는 멀티코어를 이용한 효과적인 병렬처리가 어렵다는 문제가 있다. 본 논문에서는 이러한 한계를 극복하기 위하여 유휴 코어를 이용하여 계산과 통신을 중첩시키는 병렬처리 기법을 제안한다. 특히, 주어진 멀티미디어 데이터를 처리하고 전송하는 문제를 응용 프로그램 수준의 파이프라인 설계 문제로 해석하여 최적의 파이프라인 단계수를 도출하는 방법을 제안한다.

• 조명전기설비학회논문지
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• 제22권4호
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• pp.93-99
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• 2008

휴대용 기기의 다양한 기능으로 인해 에너지 절약은 더욱 중요한 문제가 되고 있다. Dynamic Voltage Scaling(DVS)는 임베디드 기기에서 대표적으로 사용되는 에너지 절약 방법이다. 본 논문에서는 응용프로그램의 작업량 변화에 따라 프로세서의 동작 전압과 속도를 조절할 수 있는 DVS 알고리즘을 제안한다. 제안된 DVS 알고리즘은 커널의 DVS 모듈과 응용프로기램의 작업량 변화를 관찰하는 함수로 구성되어 있으며 작업량이 급격히 증가 하거나 감소하는 경우 이에 알맞은 프로세서의 동작 수준을 결정함으로서 작업의 데드라인을 넘기지 않으면서도 전력 소비를 줄일 수 있도록 하였다. 제안된 DVS 알고리즘은 Linux 2.6 커널과 PXA270프로세서를 이용한 임베디드 시스템에서 구현되었다.