• 한국정보통신학회논문지
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• 제21권9호
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• pp.1718-1724
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• 2017

최근 IoT기반으로 가전제품을 실시간 모니터링을 하는 스마트 플러그가 활성화 되고 있다. 이를 통해 상시 실시간 에너지 소비 모니터링을 통한 소비자의 에너지 절약 유도를 하고, 소비자 설정 기반의 알람 기능을 통해 소비전력을 절감하는 효과를 보고 있다. 본 논문에서는 이러한 실시간 모니터링을 위해 벽 전원 콘센트에서 나오는 교류 전류를 측정한다. 이때, 가전제품마다의 전류 패턴을 분류하고 어떤 제품이 동작하는지 판단을 위해 딥러닝(Deep learning)으로 실험하였다. 전류 패턴의 학습으로 제품의 종류에 따른 인식 성능을 검증하기 위하여, 교차 검증 방법과 붓스트랩(Bootstrap) 검증 방법을 이용하였다. 또한 Cost function과 학습 성공률(Accuracy)이 Train 데이터와 Test 데이터가 동일함을 확인하였다.

• 한국전자통신학회논문지
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• 제3권3호
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• pp.177-182
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• 2008

고속 전송에 적합한 MC-CDMA시스템은 출력이 Multi-Level로 출력됨으로 인하여 출력신호의 복잡성과 출력단의 선형적인 증폭기 사용으로 인한 고가, 고복잡성 등의 단점을 가진다. 이러한 단점을 보완하고자 제안된 기술이 Binary CDMA 기술이다. Binary CDMA 시스템에서 가장 중요한 파라미터는 고속 데이터 연산 시 병목현상이 발생되는 코릴레이터이다. 기존의 코릴레이터는 전력소모가 작다는 장점이 있지만 코릴레이션의 값을 얻기 위해 여러 단의 가산을 거쳐야 하므로 연산량이 많아 처리 속도가 낮아지는 단점을 가지고 있다. 그러므로 본 논문에서는 Binary CDMA 시스템에서 고속의 데이터를 처리함과 동시에 데이터 량이 증가하더라도 칩 면적이 독립적이며 전력소모가 일정한 구조를 가지는 Binary CDMA 시스템 PBS 코릴레이터를 제안하였다.

• 한국정보전자통신기술학회논문지
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• 제13권1호
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• pp.42-47
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• 2020

OFDM 기반 초고속 통신시스템을 위한 IFFT/FFT 프로세서는 저면적 저전력이면서 데이터 처리량이 높고 프로세싱 지연이 적어야 한다. 따라서, 파이프라인과 병렬처리를 적용한 radix-2k 알고리즘 기반 MDF(multipath delay feedback) 구조가 적합하다. 기존의 MDF 구조에서 입력신호의 워드길이에 비례하여 커지는 피드백 메모리는 면적과 전력소모가 크다. 본 논문에서는 OFDM 응용을 위한 radix-22 MDF IFFT 프로세서의 피드백 메모리 크기 감소 방법을 제안한다. MDF 구조에서 첫 두 스테이지의 피드백 메모리의 크기는 전체 피드백 메모리의 75%를 차지하므로 첫 두 스테이지의 피드백 메모리 크기 감소에 초점을 맞춘다. OFDM 전송에서 IFFT 입력신호는 변조데이터와 파일럿과 널 신호로 구성된다는 특징을 이용하여 변조데이터와 파일럿/널 신호를 각각 부호있는 정수로 매핑하여 입력신호의 워드길이를 감소시키는 방법을 제안한다. 시뮬레이션을 통해 제안한 방법이 기존 방법보다 피드백 메모리의 크기를 약 39%까지 감소시킬 수 있음을 보인다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2005년도 하계학술대회 논문집 Vol.6
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• pp.441-443
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• 2005

According as CCFL(Cold Cathode Fluorescent lamp) of light source in Backlight unit for Note PC (Personal computer) is presently needed to low power consumption and long life time, the development focus of CCFL is going on the discharge gas, phosphor and electrode material. First of all, discharge voltage characteristic of CCFL is closely connected with electrode material For low discharge voltage, the characteristic of electrode material is needed to low work function, low sputtering ratio and superior manufacturing property. We developed new CCFL with Nb/Ni Clad electrode superior to conventional CCFL. Because Nb/Ni Clad electrode with Ni material and Nb material, the electrical characteristic is superior to other electrode materials. The electrode of Nb/Ni Clad is composed that Ni of outside material has superior manufacturing property and Nb of inside material has low work function. Nb/Ni Clad of new electrode material is made by process of Rolling mill at high pressure and heat treatment. We compared electrical characteristic of Nb/Ni clad electrode with conventional Mo electrode by measurement. Mo electrode and Nb/Ni Clad electrode of cup type with diameter 1.1 mm and length 3.0mm are used to this experiment. Material content of Mo electrode is Mo 100%. But, Nb/Ni Clad electrode is composed by content of Nb 40% and Ni 60%. The result of comparison measurement between new CCFL with Nb/Ni Clad electrode and conventional CCFL was appeared that CCFL with Nb/Ni Clad electrode had superior characteristic than conventional CCFL. As a result of experiment, we completed Note PC with low power consumption and long life time by application of new CCFL with Nb/Ni Clad electrode.

• 한국정보통신학회논문지
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• 제25권1호
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• pp.20-26
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• 2021

오늘날의 시스템들은 더 빠른 실행 속도와 더 적은 전력 소모를 위해 하드웨어와 소프트웨어 요소를 함께 포함하고 있다. 기존 하드웨어 및 소프트웨어 공동 설계에서 소프트웨어와 하드웨어의 비율은 설계자의 경험적 지식에 의해 나뉘었다. 설계자들은 반복적으로 가속기와 응용 프로그램을 재구성하고 시뮬레이션하며 최적의 결과를 찾는다. 설계를 변경하며 반복적으로 시뮬레이션하는 것은 시간이 많이 소모되는 일이다. 본 논문에서는 에너지 효율적인 FPGA 가속기 설계를 위한 하드웨어 및 소프트웨어 공동 설계 플랫폼을 제안한다. 제안하는 플랫폼은 가속기를 구성하는 주요 성분을 변수화해 응용 프로그램 코드와 하드웨어 코드를 자동으로 생성하여 설계자가 적절한 하드웨어 비율을 쉽게 찾을 수 있도록 한다. 공동 설계 플랫폼은 Xilinx Alveo U200 FPGA가 탑재된 서버에서 Vitis 플랫폼을 기반으로 동작한다. 공동 설계 플랫폼을 통해 1000개의 행을 가지는 두 행렬의 곱셈 연산 가속기를 최적화한 결과 응용프로그램보다 실행 시간이 90.7%, 전력 소모가 56.3% 감소하였다.

• 전기전자학회논문지
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• 제13권2호
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• pp.118-125
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• 2009

통신시스템에서 데이터 전송이 고속으로 이루어지면서, 하드웨어의 복잡성, 전력소모, 가격 등의 이유로 클럭을 제외한 데이터만 수신단으로 보내는 방식이 사용되어지고 있다. 따라서, 고속으로 수신된 데이터에서 클럭 신호를 추출하는 것이 필요하며, 추출된 클럭을 이용하여 데이터를 복원하는 클럭/데이터 복원회로(CDR)에 관한 연구가 활발히 이루어지고 있다. 본 논문에서는 0.18um CMOS 공정을 이용하여 10Gbps CDR 회로를 설계하였다. 전력소모와 회로의 복잡도를 줄이기 위해 quarter-rate bang-bang 유형의 위상 검출기를 사용하였으며, 지터 특성 향상을 위해 LC 유형의 4단 VCO를 사용하였다. 모의실험 결과, 설계된 CDR 회로는 1.8V 전원전압에서 80mW의 전력을 소모하며, 2.2ps,pp의 클럭 지터 특성을 보인다. 패드를 제외한 칩 레이아웃 면적은 1.26mm$\times$1.05mm이다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권1호
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• pp.70-79
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• 2016

This paper proposes a low-power range-scaled 14b 30 MS/s pipeline-SAR composite ADC for high-performance CIS applications. The SAR ADC is employed in the first stage to alleviate a sampling-time mismatch as observed in the conventional SHA-free architecture. A range-scaling technique processes a wide input range of 3.0VP-P without thick-gate-oxide transistors under a 1.8 V supply voltage. The first- and second-stage MDACs share a single amplifier to reduce power consumption and chip area. Moreover, two separate reference voltage drivers for the first-stage SAR ADC and the remaining pipeline stages reduce a reference voltage disturbance caused by the high-speed switching noise from the SAR ADC. The measured DNL and INL of the prototype ADC in a $0.18{\mu}m$ CMOS are within 0.88 LSB and 3.28 LSB, respectively. The ADC shows a maximum SNDR of 65.4 dB and SFDR of 78.9 dB at 30 MS/s, respectively. The ADC with an active die area of $1.43mm^2$ consumes 20.5 mW at a 1.8 V supply voltage and 30 MS/s, which corresponds to a figure-of-merit (FOM) of 0.45 pJ/conversion-step.

• 한국정보통신학회논문지
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• 제9권5호
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• pp.1052-1058
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• 2005

본 논문은 저주파 구동형 집어등용 전자식 안정기의 설계 및 제작에 관하여 기술하였다. 제.안한 안정기는 전파 정류회로, 정전력형 전류원으로 동작하는 강압형 컨버터와 130Hz 구형파 발진의 인버터 및 재점등 보호회로로 구성하였다. 램프의 음향공명현상은 130Hz의 저주파 구형 펄스로 제거할 수 있었으며, 램프의 재점등을 위한 고전압 펄스 발생회로를 부가하였다. 실험결과로부터 본 안정기에 의해 구동되는 램프 전압과 전류는 각각 132.5V, 7.6A, 소비전력은 약 1,000 W이었다. 전자식 안정기의 가장 큰 이점으로 중량은 동일 용량의 자기식 안정기에 비해 약 1/5로 감소하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제11권2호
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• pp.95-103
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• 2011

This paper proposes a 6b 1.2 GS/s 47.8 mW 0.17 $mm^2$ 65 nm CMOS ADC for high-rate wireless personal area network systems. The proposed ADC employs a source follower-free flash architecture with a wide input range of 1.0 $V_{p-p}$ at a 1.2 V supply voltage to minimize power consumption and high comparator offset effects in a nanometer CMOS technology. The track-and-hold circuits without source followers, the differential difference amplifiers with active loads in pre-amps, and the output averaging layout scheme properly handle a wide-range input signal with low distortion. The interpolation scheme halves the required number of pre-amps while three-stage cascaded latches implement a skew-free GS/s operation. The two-step bubble correction logic removes a maximum of three consecutive bubble code errors. The prototype ADC in a 65 nm CMOS demonstrates a measured DNL and INL within 0.77 LSB and 0.98 LSB, respectively. The ADC shows a maximum SNDR of 33.2 dB and a maximum SFDR of 44.7 dB at 1.2 GS/s. The ADC with an active die area of 0.17 $mm^2$ consumes 47.8 mW at 1.2 V and 1.2 GS/s.

• Journal of Electrical Engineering and Technology
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• 제2권1호
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• pp.42-49
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• 2007

For electricity markets to function in a truly competitive and efficient manner, it is not enough to focus solely on improving the efficiencies of power supply. To recognize price-responsive load as a reliability resource, the customer must be provided with price signals and an instrument to respond to these signals, preferably automatically. This paper attempts to develop the Windows-based load management system in competitive electricity markets, allowing the user to monitor the current energy consumption or billing information, to analyze the historical data, and to implement the consumption strategy for cost savings with nine possible scenarios adopted. Finally, this modeling framework will serve as a template containing the basic concepts that any load management system should address.