• 디지털산업정보학회논문지
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• 제9권1호
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• pp.111-118
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• 2013

This paper presents implementation of Air protocol analyzer and physical layer design algorithm. The analyzer is a measurement system providing real-time analysis of wireless signals between User Equipment (UE) and Node-B. The implemented system proposed in this paper consists of Digital Signal Processors (DSPs) and Field Programmable Gate Arrays (FPGAs). The waveform of Wideband Code Division Multiple Access (WCDMA) has been selected for verification of the proposed system. We designed the analyzer using equalizer algorithm and rake-receiver algorithm. Among various algorithms of designing the equalizer, we have chosen Linear Minimum Mean Square Error (LMMSE) equalizer that uses the inverse of channel matrix. Since the LMMSE equalizer uses the inverse channel matrix, it suffers from a large amount of computational load, while it outperforms most conventional equalizers. In this paper, we introduce an efficient procedure of reducing the computational load required by LMMSE equalizer-based receiver.

• 대한전자공학회논문지
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• 제20권4호
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• pp.10-15
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• 1983

본 논문에서는 전송 속도가 9600 bps인 data modem의 복조기와 equalizer의 효과적인 구성에 대하여 연구하였으며, finite word length 효과가 equalizer 동작에 미치는 영향을 제시하였다. 복조기에는 tap수가 37개인 decimation filter를 사용해서 symbol당 곱셈 횟수를 크게 줄였는데 이때 equalizer 동작에 있어 충분한 결과를 얻을 수 있음을 알 수 있었다. 주파수 offset이 존재할 때 1차 반송파 위상 추적 loop와 2차 반공파 위상 추적 loop의 성능을 비교하였고, word length를 각각 8 bit, 12 bit 및 16bit로 변화시켰을 경우 equalizer 평형상태 MSE(mean square error)의 변화 및 tap 적응을 위한 최적 step see와 lap수를 제시하였다.

• Journal of Power Electronics
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• 제16권4호
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• pp.1469-1482
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• 2016

In hybrid energy storage systems, supercapacitors are usually connected in series to meet the required voltage levels. Equalizers are effective in prolonging the life of hybrid energy storage systems because they eliminate the voltage imbalance on cells. This study proposes a modularized equalizer, which is based on a combination of a half-bridge inverter, an inductor, and two auxiliary capacitors. The proposed equalizer inherits the advantages of inductor-based equalization systems, but it also offers unique merits, such as low switching losses and an easy-to-use control algorithm. The zero-voltage switching scheme is analyzed, and the power model is established. A fixed-frequency operation strategy is proposed to simplify the control and lower the cost. The switching patterns and conditions for zero-voltage switching are discussed. Simulation results based on PSIM are presented to verify the validity of the proposed equalizer. An equalization test for two supercapacitor cells is performed. An experimental hybrid energy storage system, which consists of batteries and supercapacitors, is established to verify the performance of the proposed equalizer. The analysis, simulation results, and experimental results are in good agreement, thus indicating that the circuit is practical.

• 한국통신학회논문지
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• 제39A권11호
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• pp.645-651
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• 2014

블라인드 등화 시에, 송신된 심볼점과 이로부터 등가적으로 유도된 심볼점을 선택적으로 적용하여 오차를 발생시키고, 이를 이용하여 등화기를 갱신하는 방법을 제안한다. 제안 방법은 심볼 추정의 정확도 향상과 오차 개선에 효과적인 심볼점을 각각 적용하여 등화기 출력의 눈모형을 빠르게 열리게 하면서 동시에 오차 성능을 개선할 수 있음을 보였다. 심볼점을 적용하는 기준으로는 등화기 출력이 형성하는 심볼점들의 분산을 사용하였다. 아울러 등화기 갱신의 정확도를 높이기 위해 현재 및 이전 분산을 활용하여 오차를 조절하였다. 모의실험을 통해 잡음이 부가된 다중경로 채널 하에서 64-QAM에 대해 제안 방식의 등화 성능을 검증하였다.

• 전자공학회논문지
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• 제50권7호
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• pp.52-58
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• 2013

이 논문에서는 블라인드 등화에서 등화기 출력 신호를 조사하여 신호 상태에 적합한 오차 신호를 동적으로 발생시키는 방식의 적응 알고리즘을 제안한다. 제안 방식에서는 단일 모듈러스와 다중 모듈러스를 사용하여 각각 등화 초기와 정상상태에서 효과적인 오차 신호를 추정하고, 두 추정 오차로부터 새로운 오차 신호를 생성한다. 이때 두 오차 신호를 가중 결합하여 새로운 오차 신호를 발생시키고 이를 이용하여 등화기를 갱신하는 1-등화기 구조와, 두 오차 신호의 가중치에 따라 두 등화기를 각각 갱신하는 2-등화기 구조를 구현하고 성능을 비교하였다. 제안 방식에서는 초기 수렴 이전과 이후에서 각각 적합한 오차 신호를 생성함에 따라 등화기 갱신이 효과적으로 이루어짐을 모의실험을 통하여 확인하였다.

• 전기전자학회논문지
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• 제14권1호
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• pp.33-39
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• 2010

본 논문에서는 5Gb/s의 직렬 링크 인터페이스에 적용 가능한 적응형 수신기를 제안한다. 효율적인 이득 제어를 위해 등화필터의 출력단 대신 슬라이서의 내부 신호를 적용한 LMS(Least Mean Square) 알고리즘을 구현하였다. 제안된 방식은 등화기의 대역폭에 영향을 미치지 않는다. 또한 비슷한 DC 크기의 신호를 가지는 슬라이서(slicer)의 내부 신호를 이용하였기 때문에 수동소자를 이용한 필터를 제거함으로써 칩 면적 및 전력소모를 줄일 수 있다. 제안된 적응형 등화기는 25dB까지 보상이 가능하며 디스플레이포트를 위한 15-m STP 케이블과 FR-4 전송선로에 적용 가능하다. 제안된 회로는 $0.18{\mu}m$ 1-폴리 4-메탈 CMOS 공정 기술이 적용하여 구현하였으며 $200{\times}300{\mu}m^2$의 칩 면적을 차지한다. 제작된 칩의 측정 결과 1.8V 공급전원에서 6mW의 매우 적은 전력소모를 나타내고 2Gbps 동작을 확인하였다. 안정된 RF용 버랙터(Varactor)를 사용하는 공정을 적용할 경우 5Gbps 동작범위를 만족할 것으로 예상된다.

• 한국전자파학회논문지
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• 제15권10호
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• pp.996-1004
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• 2004

1차원 클러스터 기반의 시퀀스 등화기(1-D CBSE)는 시퀀스 등화기(MLSE)가 갖는 계산상의 복잡성을 효율적으로 해결하고 비선형 채널에서의 뛰어난 성능 개선을 가져온다. 본 논문에서는 다중 경로 페이딩 채널 추정에 대응하는 1-D CBSE의 클러스터 중심을 추정하기 위한 향상된 훈련 시퀀스 구성 기법을 제안하였다. 새로이 제안된 등화기는 기존의 방식에서 갖는 문제점을 해결하고, 보다 짧은 길이의 훈련 시퀀스를 이용함으로써 대역폭 효율을 증대시키는 향상된 결과를 가져왔다. 제안된 알고리즘의 우수성은, 기존의 방법과 제안된 최적의 훈련시퀀스를 적용한 1-D클러스터 기반의 새로운 중심 추정을 통한 방법을 비교를 통하여 보였다. 특히, 컴퓨터 시뮬레이션에 의한 심볼 에러율(SER)에 기반을 둔 비교 분석을 통하여 살펴보았다.

• Journal of information and communication convergence engineering
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• 제8권6호
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• pp.687-689
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• 2010

In this paper, the equalization for frequency slope of path loss in Multi-Band(MB) OFDM UWB is proposed. The path loss of a signal is proportionate to the square of the signal's frequency. So, the received signal amplitudes of OFDM subcarrier can be different up to 3dB when MB-OFDM occupies bandwidth over 1.5GHz. The differences of subcarrier-amplitudes make an effective of 0.3 bit reduction of soft decision bits of viterbi decoder, and when the effective of 0.3 bit reduction can cause 0.5dB SNR degradation. This paper proposes two modem architectures which compensate for the degraded subcarrier by multiplying the reciprocal of degraded values in analog or digital domain. It is shown that, for the proposed architecture applied to MB-OFDM UWB, the performance improvements up to 0.5dB can be obtained over the conventional uncompensated receiver architecture.

• 한국ITS학회 논문지
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• 제3권1호
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• pp.109-116
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• 2004

무선 다중경로 채널에서 데이터를 고속으로 전송할 경우, 신호는 페이딩, ISI(inter-symbol interference) 등의 영향으로 높은 에러율을 가지게 된다. 현재의 DSRC 시스템은 1 Mbps 이상의 데이터 서비스가 어려울 것으로 예상되므로 새로운 채널등화기법 및 개선된 변복조방식이 요구된다. OFDM(onhogonal frefuency division multiplexing) 방식은 보호기간의 삽입을 통하여 ISI를 방지할 수 있으므로 고속 데이터 전송에 적합하다. 그러나, 보호기간이 각각의 심볼주기에 사용되는 채널 지연 확산보다 길어지므로 채널의 효율성 측면에서 상당한 손실이 야기된다. 그러므로 등화기를 고속의 데이터 전송율과 긴 채널 지연확산 조건을 가지는 ITS 서비스에 적용하기 위해서는 ISI를 제거할 필요가 있다. 본 논문에서는 DSRC 시스템을 위한 채널등화기를 설계하였으며, 다중경로 페이딩 환경에서 시뮬레이션을 통하여 그 성능을 분석하였다. 그 결과 DSRC 시스템에서 고속의 전송환경을 충족시키기 위해서는 의사 LMMSE(linear minimum mean-square error) 등화기의 성능이 LS(least square) 등화기보다 우수함을 알 수 있었다.

• 대한전자공학회논문지SD
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• 제45권2호
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• pp.28-33
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• 2008

본 논문에서는 클록 손실 측정 기법을 이용한 디지털 디스플레이 인터페이스(Digital Display Interface: DDI)용 이퀄라이저를 제안한다. 제안하는 클록 손실 측정 기법은 최저 전압 유지 회로를 사용하여서 채널의 손실 정보를 추출한다. 추출된 손실 정보는 이퀄라이저 필터에 인가되며, 시스템의 안정도를 증가시키기 위해 제안된 이퀄라이저는 피드포워드 구조(Feedforward Loop)로 구현된다. 제안된 이퀄라이저는 0.18um CMOS 공정으로 제작되었으며, 실험 결과 채널 손실이 -33dB인 경우에 1.65Gbps의 신호들이 최소 0.7UI의 Eye Width를 가지게 된다. 또한 최대 10mW 이하의 전력을 소모하며, $0.127mm^2$ 의 유효면적을 차지한다.