본 논문에서는 L1/L2 이중-밴드 GPS(Global Positioning System) 수신기용 RF 전단부를 설계하였다. 수신기는 Low IF 구조이며, 인덕터를 사용하지 않는 광대역 저잡음 증폭기(Low Noise Amplifier: LNA)와 이미지 제거를 위하여 다상 여과기(poly-phase filter)를 포함하는 quadrature 하향 변환 주파수 혼합기(quadrature down-conversion mixer) 및 전류 모드 논리(Current Mode Logic: CML) 주파수 분배기로 구성되어 있다. 저잡음 증폭기와 이미지 제거 주파수 혼합기는 높은 이득과 헤드룸 문제를 해결하기 위하여 전류 블리딩 기술을 이용하였으며, 광대역 입력 정합을 구현하기 위하여 공통 드레인 피드백을 이용하였다. $0.18{\mu}m$ CMOS 공정을 이용해 제작된 RF 전단부는 L1 밴드에서 38 dB 그리고 L2 밴드에서 41 dB의 이득을 보이며, IIP3는 L1 밴드에서 -29 dBm, L2 밴드에서는 -33 dBm이다. 입력 정합은 50 MHz에서 3 GHz까지 -10 dB 이하를 만족하며, 잡음 지수(Noise Figure: NF)는 L1 밴드에서는 3.81dB, L2 밴드에서는 3.71 dB를 보인다. 이미지 주파수 제거율은 36.5 dB이다. 설계된 RF 전단부의 칩 사이즈는 $1.2{\times}1.35mm^2$이다.
본 논문은 λg/2 개방형 SIR 구조와 전송선로와 대칭 및 비대칭 개방형 스터브를 가진 포크-형태의 구조를 일체화한 이중대역 대역통과 여파가 설계에 대해 제안을 한다. 이중대역 효과를 얻기 위해, 제안된 여파기는 SIR 구조를 이용했고, SIR 구조의 임피던스 비율을 조절한다. 그러므로 여파기의 고조파는 임피던스 비율의 조절을 통해 위치가 이동하게 되며 이는 이중대역 효과를 얻을 수 있다. 이중대역 특성을 얻기 위해 SIR 구조를 반으로 나눈 상태에서 SIR 구조 사이에 개방형 스터브를 삽입하여 이중대역 효과를 얻는다. 또한 포크 형태의 구조에서 개방형 대칭 스터브의 길이를 조절함으로써 두 번째 주파수 응답을 얻는다. 포크 형태에서 비대칭 개방형 스터브는 길이의 조절을 통해 최적의 대역폭을 얻는다. 그러므로 제안된 대역통과 여파기의 첫 번째 중심 주파수는 5.896 GHz이며 대역폭은 13.6 % 이다. 이때, 측정 결과는 0.13 dB 및 33.6 dB이다. 두 번째 중심 주파수는 5.906 GHz이며 대역폭은 13.6 % 이다. 이때, 측정 결과는 0.15 dB 및 19.8 dB이다. 그 이유는 임피던스 비율(Δ)이 1보다 높으면 고조파의 위치는 낮은 주파수 대역으로 이동하게 된다. 그러나 임피던스 비율(Δ)이 1보 낮아지게 된다면 고조파의 위치는 높은 주파수 대역으로 이동하게 될 것이다. 이러한 특징을 이용하여 설계된 여파기의 기능은 측정 결과에서 얻을 수 있다. 제안한 대역통과 여파기는 입출력의 결합구조와 비아 홀이 없기 때문에 결합손실과 비아 에너지 집중 손실이 없다. 그러므로 성능이 우수하여 시스템 집적화가 가능하며 교통통신 시스템에서 활용되는 DSRC (dedicated short-range communication) 시스템 응용이 가능할 것으로 기대된다.
본 논문에서는 300~3800MHz 주파수 대역에서 150mW~150W의 평균전력과 피크 전력을 검출할 수 있는 무선전력 검출센서의 개발에 대하여 기술하고 있다. 제안된 무선전력 센서는 기본적으로 전력의 크기를 검출하는 기능 외에 입력 신호의 주파수를 알아낼 수 있는 기능과 VSWR 측정 기능을 가지고 있다. 본 논문의 검출 센서는 듀얼 방향성 결합기의 설계, 입력 전력을 검출하여 DC 데이터로 분석할 수 있는 전력 검출부의 설계, 정확한 캘리브레이션 데이터 추출 방법 등의 세부 과정을 통하여 개발이 완성된다. 개발된 듀얼 방향성 결합기는 300~3800MHz 대역에서 0.085dB의 삽입손실과 3.8GHz에서 최소 30dB의 directivity 성능을 가지고 있다. 개발된 무선전력 센서는 주파수 결정능력과 함께 순방향 입력전력의 크기를 0.25dB 이내의 오차로 분석할 수 있고, 300~3800MHz의 주파수에서 150W의 고출력 동작에서도 1.17~1.96의 VSWR을 측정할 수 있는 성능을 지닌다.
본 논문에서는 4세대 이동통신용 이중접지 내장형 고이득, 광대역 안테나를 설계 및 제작하였다. 최적으로 설계된 안테나는 공기층에 의해 분리되어진 방사패치와 접지면의 유동에 의한 안테나의 파손을 막기 위해서 foam(${\varepsilon}_r{\fallingdotseq}1.03$)으로 고정하였으며, 방사패치는 0.05 [mm] 두께의 도체를 사용하였고, Ground는 FR4 기판을 사용하였다. 최적 설계된 안테나는 그 제작 방법이 간단하여 인쇄회로 기판은 사진 식각법으로 동 테이프는 수작업으로 제작하였다. 제작된 안테나의 입력 반사손실 -10 [dB]이하 (VSWR $$\leq_-$$ 2)를 기준으로 3499 ~ 4743 [MHz]까지 1244[MHz]라는 광대역 특성을 나타내었다. 3400, 3600, 3800, 4000, 4200[MHz]에 대하여 방사패턴을 측정한 결과 무지향성의 특성을 얻을 수 있었으며, E-plane에서 4.7 ~ 6.1 [dBi], H-plane 에서 2.1 ~ 4.3 [dBi]라는 높은 이득 결과를 얻을 수 있었다.
본 논문에서는 국내향 800MHz CDMA 와 PCS(CDMA 방식)에서 동시에 사용될 수 있는 이동통신 전화기의 핵심부품인 이중대역 전력증폭기 모듈에 대한 연구를 기술하였다. CDMA 방식의 전화기가 갖는 사용빈도가 가장 높은 출력(1O-15dBm)이 선형영역인점을 고려하여 종단전력증폭용 GaAs FET의 DC 동작점을 B급으로 제한하므로서 배터리 사용시간을 연장하였다. 따라서 낮은 동작점에서도 우수한 선형성을 가진 2개의 Plastic GaAS FET로서 모듈을 구현하였고 입출력단에 주파수 분리회로를 설계하여 2개의 주파수 대역을 사용할수 있게 하였다. 모듈의 소형화를 위해 다층기판을 사용하였으며 협소한 전송선로간의 전자기결합과 가판 각 층간의 via hole 등은 전자기 해석을 통해 회로 설계에 반영하였다. 모듈 전체 크기는 O.96CC($22{\times}14.5{\times}3mm^3$) 이고 출력 10~l5dBm에서 모듈 총전류는 130mA이다. 선형특성은 출력 28dBm(CDMA, 800MHz)와 23.5dBm(PCS)에서 IS-95에서 규정하는 ACPR(Adjacent Channel Power Rejection)보다 2-3dB 여유도를 가진다.
마이크로스트립 선로 형태의 전송선로 밑면에 플로팅 동판을 위치시키면 플로팅 동판과 접지면 사이의 단락 또는 개방 연결에 따라 전송선로는 마이크로스트립 선로 또는 코플라나 선로 형태로 동작하게 된다. 이러한 동작은 하나의 전송 선로 폭에 대해 서로 다른 두 개의 특성 임피던스를 가질 수 있음을 의미한다. 플로팅 동판이 존재하는 마이크로스트립 전송 선로를 이용하여 안정적인 입력 정합 상태를 가지며 조건에 따라 단순히 신호를 전달하는 2-단자 전력 전송 선로 또는 전력 분배가 가능한 2-way 전력 분배 회로로 동작할 수 있는 가변 전송선로를 제안 및 제작하였다. 제안된 회로는 코플라나 선로로 동작하는 경우에는 전력 전송 선로로 동작하고, 마이크로스트립 선로로 동작하는 경우에는 2-way 전력 분배 회로로 동작한다. 제작된 가변 전송 선로는 700 MHz 이상의 주파수에서 전력 전송 선로로 동작하는 경우 -0.2 dB 이내의 전달 손실($S_{21}$)과 -15 dB 이하의 반사 계수($S_{11}$)를 보였으며, 전력 분배 선로로 동작하는 경우에는 -10 dB 이하의 반사 계수($S_{11}$), -3.8 dB이내의 전달 손실($S_{21}$ or $S_{31}$), ${\pm}0.3dB$이내의 출력 전력차($S_{21}/S_{31}$)를 보였다.
Objective: The objective of this study was to examine multi-modal interaction effects of input-mode switching on the use of smart phones. Background: Multi-modal is considered as an efficient alternative for input and output of information in mobile environments. However, there are various limitations in current mobile UI (User Interface) system that overlooks the transition between different modes or the usability of a combination of multi modal uses. Method: A pre-survey determined five representative tasks from smart phone tasks by their functions. The first experiment involved the use of a uni-mode for five single tasks; the second experiment involved the use of a multi-mode for three dual tasks. The dependent variables were user preference and task completion time. The independent variable in the first experiment was the type of modes (i.e., Touch, Pen, or Voice) while the variable in the second experiment was the type of tasks (i.e., internet searching, subway map, memo, gallery, and application store). Results: In the first experiment, there was no difference between the uses of pen and touch devices. However, a specific mode type was preferred depending on the functional characteristics of the tasks. In the second experiment, analysis of results showed that user preference depended on the order and combination of modes. Even with the transition of modes, users preferred the use of multi-modes including voice. Conclusion: The order of combination of modes may affect the usability of multi-modes. Therefore, when designing a multi-modal system, the fact that there are frequent transitions between various mobile contents in different modes should be properly considered. Application: It may be utilized as a user-centered design guideline for mobile multi modal UI system.
Park, Jun-Sang;An, Tai-Ji;Cho, Suk-Hee;Kim, Yong-Min;Ahn, Gil-Cho;Roh, Ji-Hyun;Lee, Mun-Kyo;Nah, Sun-Phil;Lee, Seung-Hoon
JSTS:Journal of Semiconductor Technology and Science
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제14권2호
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pp.189-197
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2014
This work proposes a 12b 100 MS/s $0.11{\mu}m$ CMOS three-step hybrid pipeline ADC for high-speed communication and mobile display systems requiring high resolution, low power, and small size. The first stage based on time-interleaved dual-channel SAR ADCs properly handles the Nyquist-rate input without a dedicated SHA. An input sampling clock for each SAR ADC is synchronized to a reference clock to minimize a sampling-time mismatch between the channels. Only one residue amplifier is employed and shared in the proposed ADC for the first-stage SAR ADCs as well as the MDAC of back-end pipeline stages. The shared amplifier, in particular, reduces performance degradation caused by offset and gain mismatches between two channels of the SAR ADCs. Two separate reference voltages relieve a reference disturbance due to the different operating frequencies of the front-end SAR ADCs and the back-end pipeline stages. The prototype ADC in a $0.11{\mu}m$ CMOS shows the measured DNL and INL within 0.38 LSB and 1.21 LSB, respectively. The ADC occupies an active die area of $1.34mm^2$ and consumes 25.3 mW with a maximum SNDR and SFDR of 60.2 dB and 69.5 dB, respectively, at 1.1 V and 100 MS/s.
It is necessary to study on acoustic and vibratory response of a MEMS resonant accelerometer before applying to military applications. In this paper, we analyze why the resonant accelerometer reacts to an acoustic wave and a high frequency vibration. And we describe experimental results on acoustic and vibratory response of the accelerometer. The accelerometer consists of a proof mass and a dual ended tuning fork. It is a differential resonant accelerometer with arranging a pair of accelerometers. The mode shape was analyzed to find out the input mode frequency by using a FEM simulation. Some experiments regarding the acoustic noise was carried out by using a tweeter and a microphone in the anechoic room. Results showed that the accelerometer reacted to the acoustic wave and vibration which had the input mode frequency as we had expected. We showed experimentally not only that the susceptibility of the accelerometer to an acoustic wave was 70 dB but also that the effectiveness of applying an acoustic absorber and a metal case was 20 dB, respectively. Also, we could minimize the vibratory response property of the accelerometer by installing a IMU with a silicone rubber mount pad.
KIEE International Transaction on Electrical Machinery and Energy Conversion Systems
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제5B권4호
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pp.366-373
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2005
This paper presents two new circuit topologies of the dc busline side active resonant snubber assisted voltage source high frequency link soft switching PWM full-bridge dc-dc power converters acceptable for either utility ac 200V-rms or ac 400V-rms input grid. These high frequency switching dc-dc converters proposed in this paper are composed of a typical voltage source-fed full-bridge PWM inverter, high frequency transformer with center tap, high frequency diode rectifier with inductor input filter and dc busline side series switches with the aid of a dc busline parallel capacitive lossless snubber. All the active switches in the full-bridge arms as well as dc busline snubber can achieve ZCS turn-on and ZVS turn-off transition commutation with the aid of a transformer leakage inductive component and consequently the total switching power losses can be effectively reduced. So that, a high switching frequency operation of IGBTs in the voltage source full bridge inverter can be actually designed more than about 20 kHz. It is confirmed that the more the switching frequency of full-bridge soft switching inverter increases, the more soft switching PWM dc-dc converter with a high frequency transformer link has remarkable advantages for its power conversion efficiency and power density implementations as compared with the conventional hard switching PWM inverter type dc-dc power converter. The effectiveness of these new dc-dc power converter topologies can be proved to be more suitable for low voltage and large current dc-dc power supply as arc welding equipment from a practical point of view.
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[게시일 2004년 10월 1일]
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