• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2008년도 추계종합학술대회 B
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• pp.95-99
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• 2008

반도체 소자의 소형화에 따라 낮은 비저항을 가진 구리가 ULSI의 금속배선으로 사용되고 있다. 구리선의 비저항은 RC delay와 집적회로의 신호전달에 영향을 미치게 된다. 본 논문에서는 전기도금 된 구리박막의 비저항에 대해 전해액이 미치는 영향을 조사하였다. 4탐침 표면저항측정기로 비저항을 평가하였고, XRD (X-ray Diffraction), AFM (Atomic Force Microscope), FE-SEM (Field Emission Scanning Electron Microscope), XPS (X-ray Photoelectron Spectroscopy)로 박막의 특성을 조사하였다. 실험한 결과, 전해액의 조건이 전기도금으로 증착된 낮은 비저항을 갖는 구리박막의 형성에 있어 중요한 역할을 하는 것을 확인하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2010년도 제39회 하계학술대회 초록집
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• pp.178-178
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• 2010

With the scaling down of ULSI(Ultra Large Scale Integration) circuit of CMOS(Complementary Metal Oxide Semiconductor)based electronic devices, the electronic devices become more faster and smaller size that are promising field of semiconductor market. However, very narrow line width has some disadvantages. For example, because of narrow line width, deposition of conformal and thin barrier is difficult. Besides, proportion of barrier width is large, thus resistance is high. Conventional PVD(Physical Vapor Deposition) thin films are not able to gain a good quality and conformal layer. Hence, in order to get over these side effects, deposition of thin layer used of ALD(Atomic Layer Deposition) is important factor. Furthermore, it is essential that copper atomic diffusion into dielectric layer such as silicon oxide and hafnium oxide. If copper line is not surrounded by diffusion barrier, it cause the leakage current and devices degradation. There are some possible methods for improving the these secondary effects. In this study, TaNx, is used of Tertiarybutylimido tris (ethylamethlamino) tantalum (TBITEMAT), was deposited on the 24nm sized trench silicon oxide/silicon bi-layer substrate with good step coverage and high quality film using plasma enhanced atomic layer deposition (PEALD). And then copper was deposited on TaNx barrier using same deposition method. The thickness of TaNx was 4~5 nm. TaNx film was deposited the condition of under $300^{\circ}C$ and copper deposition temperature was under $120^{\circ}C$, and feeding time of TaNx and copper were 5 seconds and 5 seconds, relatively. Purge time of TaNx and copper films were 10 seconds and 6 seconds, relatively. XRD, TEM, AFM, I-V measurement(for testing leakage current and stability) were used to analyze this work. With this work, thin barrier layer(4~5nm) with deposited PEALD has good step coverage and good thermal stability. So the barrier properties of PEALD TaNx film are desirable for copper interconnection.

• 한국정보디스플레이학회:학술대회논문집
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• 한국정보디스플레이학회 2002년도 International Meeting on Information Display
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• pp.303-304
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• 2002

32"-diagonal gated carbon nanotube(CNT) cathodes named under-gate cathodes for large-size display applications have been fabricated and characterized. The emission uniformity looks fine, even without the resistive layer. The emission performance has been improved by scaling down the cathode electrode dimension.

• 한국통신학회논문지
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• 제32권8C호
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• pp.788-799
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• 2007

본 논문에서는 모바일 상에서 서비스되는 3D 콘텐츠들의 저작권 보호 및 불법 복제 방지를 위한 워터마킹 기법을 제안한다. 제안한 방법에서는 Buyer-Seller 워터마킹 프로토콜 기반으로 모바일 애니메이션 데이터 내에 저작권 정보 및 사용자의 폰번호를 공간 영역 및 암호화 영역 상에서 각각 삽입한다. 또한 인가된 사용자만 모바일 폰 상에서 3D 애니메이션 게임을 실행하기 위하여 실행키를 실행코드 내에 삽입한다. 본 실험에서는 모바일 애니메이션 저작툴인 G3-SDK 상에서 제안한 방법을 구현하였다. 실험 결과로부터 제안한 방법이 모바일 3D 애니메이션의 저작권 보호 및 불법 복제 방지가 가능함을 확인하였으며, 잡음첨가, 데이터 정밀도 가변, 확대, 축소 등의 공격에 대하여 워터마크가 검출됨을 확인하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2010년도 제39회 하계학술대회 초록집
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• pp.198-198
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• 2010

전하 트랩형 비휘발성 메모리는 10년 이상의 데이터 보존 능력과 빠른 쓰기/지우기 속도가 요구 된다. 그러나 두 가지 특성은 터널 산화막의 두께에 따라 서로 trade off 관계를 갖는다. 즉, 두 가지 특성을 모두 만족 시키면서 scaling down 하기는 매우 힘들다. 이것의 해결책으로 적층된 유전막을 터널 산화막으로 사용하여 쓰기/지우기 속도와 데이터 보존 특성을 만족하는 Tunnel Barrier engineered Memory (TBM)이 있다. TBM은 가운데 장벽은 높고 기판과 전극쪽의 장벽이 낮은 crested barrier type이 있으며, 이와 반대로 가운데 장벽은 낮고 기판과 전극쪽의 장벽이 높은 VARIOT barrier type이 있다. 일반적으로 유전율과 밴드갭(band gap)의 관계는 유전율이 클수록 밴드갭이 작은 특성을 갖는다. 이러한 관계로 인해 일반적으로 crested type의 터널산화막층은 high-k/low-k/high-k의 물질로 적층되며, VARIOT type은 low-k/high-k/low-k의 물질로 적층된다. 이 형태는 밴드갭이 다른 물질을 적층했을 때 전계에 따라 터널 장벽의 변화가 민감하여 전자의 장벽 투과율이 매우 빠르게 변화하는 특징을 갖는다. 결국 전계에 민감도 향상으로 쓰기/지우기 속도가 향상되며 적층된 유전막의 물리적 두께의 증가로 인해 데이터 보존 특성 또한 향상되는 장점을 갖는다. 본 연구에서는 기존의 TBM과 다른 형태의 staggered tunnel barrier를 제안한다. staggered tunnel barrier는 heterostructure의 에너지 밴드 구조 중 하나로 밴드 line up은 두 밴드들이 같은 방향으로 shift된 형태이다. 즉, 가전자대 에너지 장벽의 minimum이 한 쪽에 생기면 전도대 에너지 장벽의 maximum은 반대쪽에 생기는 형태를 갖는다. 이러한 밴드구조를 갖는 물질을 터널 산화막층으로 하게 되면 쓰기/지우기 속도를 증가시킬 수 있으며, 데이터 보존 능력 모두 만족할 수 있어 TBM의 터널 산화막으로의 사용이 기대된다. 본 연구에서 제작한 staggered TBM소자의 터널 산화막으로는 Si3N4/HfAlO (3/3 nm)을 사용하여 I-V(current-voltage), Retention, Endurance를 측정하여 메모리 소자로서의 특성을 분석하였으며, 제 1 터널 산화막(Si3N4)의 두께를 wet etching 시간 (0, 10, 20 sec)에 따른 메모리 특성을 비교 분석하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제40회 동계학술대회 초록집
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• pp.127-127
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• 2011

전하 트랩형 비휘발성 메모리는 10년 이상의 데이터 보존 능력과 빠른 쓰기/지우기 속도가 요구 된다. 그러나 두 가지 특성은 터널 산화막의 두께에 따라 서로 trade off 관계를 갖는다. 즉, 두 가지 특성을 모두 만족 시키면서 scaling down 하기는 매우 힘들다. 이것의 해결책으로 적층된 유전막을 터널 산화막으로 사용하여 쓰기/지우기 속도와 데이터 보존 특성을 만족하는 Tunnel Barrier engineered Memory (TBM)이 있다. TBM은 가운데 장벽은 높고 기판과 전극쪽의 장벽이 낮은 crested barrier type이 있으며, 이와 반대로 가운데 장벽은 낮고 기판과 전극쪽의 장벽이 높은 VARIOT barrier type이 있다. 일반적으로 유전율과 밴드갭(band gap)의 관계는 유전율이 클수록 밴드갭이 작은 특성을 갖는다. 이러한 관계로 인해 일반적으로 crested type의 터널 산화막층은 high-k/low-k/high-k의 물질로 적층되며, VARIOT type은 low-k/high-k/low-k의 물질로 적층된다. 이 형태는 밴드갭이 다른 물질을 적층했을 때 전계에 따라 터널 장벽의 변화가 민감하여 전자의 장벽 투과율이 매우 빠르게 변화하는 특징을 갖는다. 결국 전계에 민감도 향상으로 쓰기/지우기 속도가 향상되며 적층된 유전막의 물리적 두께의 증가로 인해 데이터 보존 특성 또한 향상되는 장점을 갖는다. 본 연구에서는 SiO2/Al2O3 (2/3 nm)와 SiO2/HfAlO (2/3 nm)의 이중 터널 산화막을 증착 시킨 MIS capacitor를 제작한 후 터널 산화막에 전하가 트랩되는 것을 피하기 위하여 다양한 열처리 온도에 따른 current-voltage (I-V), capacitance-voltage (C-V), constant current stress (CCS) 특성을 평가하였다. 급속열처리 공정온도는 600, 700, 800, 900 ${^{\circ}C}$에서 진행하였으며, 낮은 누설전류, 터널링 전류의 증가, 전하의 트랩현상이 최소화되는 열처리 공정의 최적화 실험을 진행하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2013년도 제44회 동계 정기학술대회 초록집
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• pp.403-404
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• 2013

최근 scaling down의 한계에 부딪힌 DRAM과 Flash Memory를 대체하기 위한 차세대 메모리(Next Generation Memory)에 대한 연구가 활발히 진행되고 있다. ITRS (international technology roadmap for semiconductors)에 따르면 PRAM (phase change RAM), RRAM (resistive RAM), STT-MRAM (spin transfer torque magnetic RAM) 등이 차세대 메모리로써 부상하고 있다. 그 중 RRAM은 간단한 구조로 인한 고집적화, 빠른 program/erase 속도 (100~10 ns), 낮은 동작 전압 등의 장점을 갖고 있어 다른 차세대 메모리 중에서도 높은 평가를 받고 있다 [1]. 현재 RRAM은 주로 금속-산화물계(Metal-Oxide) 저항 변화 물질을 기반으로 연구가 활발하게 진행되고 있다. 하지만 근본적으로 공정 과정에서 산소에 의한 오염으로 인해 수율이 낮은 문제를 갖고 있으며, Endurance 및 Retention 등의 신뢰성이 떨어지는 단점이 있다. 따라서, 본 연구진은 산소 오염에 의한 신뢰성 문제를 근본적으로 해결할 수 있는 다양한 금속-질화물(Metal-Nitride) 기반의 저항 변화 물질을 제안해 연구를 진행하고 있으며, 우수한 열적 안정성($>450^{\circ}C$, 높은 종횡비, Cu 확산 방지 역할, 높은 공정 호환성 [2] 등의 장점을 가진 WN 박막을 저항 변화 물질로 사용하여 저항 변화 메모리를 구현하기 위한 연구를 진행하였다. WN 박막은 RF magnetron sputtering 방법을 사용하여 Ar/$N_2$ 가스를 20/30 sccm, 동작 압력 20 mTorr 조건에서 120 nm 의 두께로 증착하였고, E-beam Evaporation 방법을 통하여 Ti 상부 전극을 100 nm 증착하였다. I-V 실험결과, WN 기반의 RRAM은 양전압에서 SET 동작이 일어나며, 음전압에서 RESET 동작을 하는 bipolar 스위칭 특성을 보였으며, 읽기 전압 0.1 V에서 ~1 order의 저항비를 확보하였다. 신뢰성 분석 결과, $10^3$번의 Endurance 특성 및 $10^5$초의 긴 Retention time을 확보할 수 있었다. 또한, 고저항 상태에서는 Space-charge-limited Conduction, 저저항 상태에서는 Ohmic Conduction의 전도 특성을 보임에 따라 저항 변화 메카니즘이 filamentary conduction model로 확인되었다 [3]. 본 연구에서 개발한 WN 기반의 RRAM은 우수한 저항 변화 특성과 함께 높은 재료적 안정성, 그리고 기존 반도체 공정 호환성이 매우 높은 강점을 갖고 있어 핵심적인 차세대 메모리가 될 것으로 기대된다.

• 디지털콘텐츠학회 논문지
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• 제14권1호
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• pp.15-23
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• 2013

저전력과 새로운 응용의 대용량 데이터 처리 요구에 따라 저장장치로 하드디스크 대신 빠른 입출력 성능을 가진 SSD(Solid State Disk/Drive)를 활용한 저장 시스템이 등장하고 있으며 다양한 처리 데이터단위와 out-place-update, 제한된 지우기 횟수 등의 SSD 고유의 문제점을 극복하는 방안에 대한 연구가 활발하다. 그러나 빈번한 임의 쓰기를 발생하는 소규모 특정 데이터를 하드디스크나 SSD에 저장하는 경우 성능 및 안정성 저하 문제는 아직 완전히 해결하지 못하고 있다. 본 논문에서는 NVRAM의 바이트 단위의 빠른 읽기/쓰기와 비휘발성 그리고 인덱스 페이지 내 실제 데이터 변경 크기가 블록 크기보다 작다는 특성을 활용하여 빈번한 임의 쓰기를 요구하는 인덱스를 바이트 접근이 가능한 NVRAM에 저장하는 시스템의 구조를 제안한다.

• 대한전자공학회논문지SD
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• 제38권4호
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• pp.251-265
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• 2001

반도체 소자가 소형화 되면서 소자의 신뢰성을 유지하고 전력 소모를 줄이기 위해 기가-비트 DRAM의 동작 전압은 1.5V 이하로 줄어들 것으로 기대된다. 따라서 기가-비트 DRAM을 구현하기 위해 저전압 회로 설계 기술이 요구된다. 이 연구에서는 지금까지 발표된 저전압 DRAM 회로 설계 기술에 대한 조사결과를 기술하였고, 기가-비트 DRAM을 위해 4가지 종류의 저전압 회로 설계 기술을 새로이 제안하였다. 이 4가지 저전압 회로 설계 기술은 subthreshold 누설 전류를 줄이는 계층적 negative-voltage word-line 구동기, two-phase VBB(Back-Bias Voltage) 발생기, two-phase VPP(Boosted Voltage) 발생기와 밴드갭 기준전압 발생기에 대한 것인데, 이에 대한 테스트 칩의 측정 결과와 SPICE 시뮬레이션 결과를 제시하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제14권1호
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• pp.8-22
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• 2014

In the past few decades, CMOS logic technologies and devices have been successfully developed with the steady miniaturization of the feature size. At the sub-30-nm CMOS technology nodes, one of the main hurdles for continuously and successfully scaling down CMOS devices is the parametric failure caused by random variations such as line edge roughness (LER), random dopant fluctuation (RDF), and work-function variation (WFV). The characteristics of each random variation source and its effect on advanced device structures such as multigate and ultra-thin-body devices (vs. conventional planar bulk MOSFET) are discussed in detail. Further, suggested are suppression methods for the LER-, RDF-, and WFV-induced threshold voltage (VTH) variations in advanced CMOS logic technologies including the double-patterning and double-etching (2P2E) technique and in advanced device structures including the fully depleted silicon-on-insulator (FD-SOI) MOSFET and FinFET/tri-gate MOSFET at the sub-30-nm nodes. The segmented-channel MOSFET (SegFET) and junctionless transistor (JLT) that can suppress the random variations and the SegFET-/JLT-based static random access memory (SRAM) cell that enhance the read and write margins at a time, though generally with a trade-off between the read and the write margins, are introduced.