• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 하계종합학술대회 논문집
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• pp.247-250
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• 1999

This paper presents characteristics of neuron-MOSFET for the implementation of logic circuits such at the inverter and D/A converter. Neuron-MOSFETS were fabricated using double poly CMOS process. From the measured results, it was found that noise margin of the inverter was dependant on the coupling ratio and a complete D/A characteristics of the source follower could be obtained by using any input Sate as a control gate.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2015년도 제46회 하계학술대회
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• pp.978-979
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• 2015

본 논문에서는 부하에 따라 직류 가선전압의 제어가 가능하며 회생에너지를 재사용 할 수 있는 사이리스터 더블컨버터를 제안하며, 안정적인 모드 전환을 위하여 모드 전환시 초기 점호각에 따른 직류 전압의 특성을 시뮬레이션을 통하여 증명하였다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2008년도 추계학술대회 논문집
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• pp.109-111
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• 2008

PWM IC modeling for single and double output type is performed for converter simulation. The function and performance of a specific IC, UC 3525, is realized in model for real case simulation.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2015년도 추계학술대회 논문집
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• pp.61-62
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• 2015

본 논문에서는 철도 변전설비를 위한 싸이리스터 더블 컨버터 파워 시스템의 제어 기법을 제안한다. 싸이리스터 더블 컨버터는 기존 시스템과는 다르게 전동차의 제동 시 발생하는 회생 에너지를 AC 모선으로 환원 가능하다. 제안한 제어 기법에서는 부하 상황에 따른 더블컨버터의 모드전환을 통해 안정적인 전원의 공급과 동시에 에너지 효율을 상승 시킬 수 있다. 10kW급 시작품을 제작하여 제안하는 제어 알고리즘의 타당성을 검증하였다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2008년도 하계학술대회 논문집
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• pp.394-396
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• 2008

기존 위상천이 풀 브리지 컨버터의 경우 구조가 간단하고, 모든 스위치의 영전압 스위칭 동작이 가능하기 때문에 고전압/대전력용으로 널리 사용되고 있다. 그러나 위상천이 풀 브리지 컨버터의 경우 환류구간동안 입력 에너지가 출력으로 전달되지 못하고 순환하므로 도통손실이 큰 단점이 있다. 따라서 본 논문에서는 환류구간이 존재하지 않으며, 출력인덕터 전류 리플을 최소화 할 수 있어 대전류 시스템에 매우 적합한 새로운 Double Ended 능동 클램프 풀 브리지 DC/DC 컨버터를 제안한다. 최종적으로 제안된 회로의 정상상태 동작에 관하여 이론적으로 분석하고, Psim 모의실험을 수행하며, 실제로 1.2KW급 서버용 전원장치에 적용하여 타당성을 검증한다.

• 한국정보통신학회논문지
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• 제8권2호
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• pp.227-231
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• 2004

본 논문에서는 TRW사의 InGaAs/GaAs p-HEMT 공정의 쇼트키 다이오드를 이용하여 Ka대역용 하향수신변환기에 이용할 수 있는 MMIC(Monolithic Microwave Integrated Circuit) 주파수 혼합기를 설계 및 제작하였다. RF는 30.6∼31.0 ㎓이고 LO 9.8 ㎓를 이용하여 IF 20.8∼21.2 ㎓를 얻을 수 있는 본 MMIC 주파수 혼합기는 발룬의 크기를 줄이기 위해 LO와 IF 단자를 서로 바꾸어 설계함으로써 전체 회로의 크기를 줄일 수 있었다. 제작된 MMIC 주파수 혼합기의 크기는 3000umx1500um이며 on-wafer 측정 결과 대역 내에서 7.8㏈ 이하의 변환손실을 얻었다. 또한 27㏈ 이상의 LO-RF 격리도, 19㏈ 이상의 LO-IF 격리도 및 39㏈ 이상의 RF-IF 격리도를 각각 얻었다.

• Journal of Power Electronics
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• 제18권1호
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• pp.81-91
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• 2018

This paper proposes a double line voltage synthesis (DLVS) strategy for three-to-five phase direct matrix converters. In the proposed strategy, the input and expected output voltages are divided into 6 segments and 10 segments, respectively. In addition, in order to obtain the maximum voltage transfer ratio (VTR), the input line voltages and "source key" should be selected reasonably according to different combinations of input and output segments. Then, the corresponding duty ratios are calculated to determine the switch sequences in different segment combinations. The output voltages and currents are still sinusoidal and symmetrical with little lower order harmonics under unbalanced or distorted input voltages by using this strategy. In addition, the common mode voltage (CMV) can be suppressed by rearranging some of the switching states. This strategy is analyzed and studied by a simulation model established in MATLAB/Simulink and an experimental platform, which is controlled by a DSP and FPGA. Simulation and experimental results verify the feasibility and validity of the proposed DLVS strategy.

• 전자공학회논문지SC
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• 제39권4호
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• pp.16-24
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• 2002

본 논문에서는 높은 해상도와 고속 신호 샘플링을 위해 병합 캐패시터 스위칭(merged-capacitor switching：MCS) 기법을 적용한 10b 120 MSample/s CMOS 파이프라인 A/D 변환기(analog-to- digital converter：ADC) 회로를 제안한다. 제안하는 ADC의 전체 구조는 응용되는 시스템의 속도, 해상도 및 면적 등의 사양을 고려하여 다단 파이프라인 구조를 사용하였고, MDAC(multiplying digital-to- analog converter)의 캐패시터 수를 50 %로 줄임으로써 해상도와 동작 속도를 동시에 크게 향상시킬 수 있는 MCS 기법을 적용하였다. 제안하는 ADC는 0.25 um double-poly five-metal n-well CMOS 공정을 이용하여 설계 및 제작되었고, 시제품 ADC의 DNL(differential nonlinearity)과 INL(integral nonlinearity)은 각각 ${\pm}$0.40 LSB, ${\pm}$0.48 LSB 수준을 보여준다. 100 MHz와 120 MHz 샘플링 주파수에서 각각 58 dB와 53 dB의 SNDR(signal-to-noise-and-distortion ratio)을 얻을 수 있었고, 100 MHz 샘플링 주파수에서 입력 주파수가 나이퀴스트(Nyquist) 입력인 50 MHz까지 증가하는 동안 54 dB 이상의 SNDR과 68 dB 이상의 SFDR(spurious-free dynamic range)을 유지하였다. 입출력단의 패드를 제외한 칩 면적은 3.6 $mm^2$(＝ 1.8 mm ${\times}$ 2.0 mm)이며, 최대 동작 주파수인 120 MHz 클럭에서 측정된 전력 소모는 208 mW이다.

• 센서학회지
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• 제27권2호
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• pp.93-98
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• 2018

In this paper, an energy-efficient 11.49-bit successive approximation register (SAR) capacitance-to-digital converter (CDC) for capacitive sensors with a figure of merit (FoM) of 31.6 pJ/conversion-step is presented. The CDC employs a SAR algorithm to obtain low power consumption and a simplified structure. The proposed circuit uses a capacitive sensing amplifier (CSA) and a dynamic latch comparator to achieve parasitic capacitance-insensitive operation. The CSA adopts a correlated double sampling (CDS) technique to reduce flicker (1/f) noise to achieve low-noise characteristics. The SAR algorithm is implemented in dual operating mode, using an 8-bit coarse programmable capacitor array in the capacitance-domain and an 8-bit R-2R digital-to-analog converter (DAC) in the charge-domain. The proposed CDC achieves a wide input capacitance range of 29.4 pF and a high resolution of 0.449 fF. The CDC is fabricated in a $0.18-{\mu}m$ 1P6M complementary metal-oxide-semiconductor (CMOS) process with an active area of 0.55 mm2. The total power consumption of the CDC is $86.4{\mu}W$ with a 1.8-V supply. The SAR CDC achieves a measured 11.49-bit resolution within a conversion time of 1.025 ms and an energy-efficiency FoM of 31.6 pJ/step.

• 한국전자파학회논문지
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• 제16권2호
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• pp.189-193
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• 2005

본 논문은 MB-OFDM UWB 시스템에 적용할 수 있는 직접 변환 방식용 하향 주파수 변환기 구조를 제안한다. 제안하는 주파수 변환기 구조는 $3\~5\;GHz$ 광대역 입력 매칭을 하기 위해 일반적으로 CMOS로 구성된 트랜스컨덕턴스 회로를 사용하지 않고, 저항을 사용하였다. 하향 주파수 변환기는 $0.18\;{\mu}m$ CMOS 공정으로 구현하였으며, 측정 결과 3개의 UWB 채널에 대하여 최소 +3 dB의 주파수 변환 이득과 각각 3 dB 이하의 게인 평탄도를 보이며, 1.8 V dc Power supply에서 0.89 mA를 소비한다.