• Journal of information and communication convergence engineering
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• 제17권3호
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• pp.221-226
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• 2019

In this work, a transmitter/receiver front-end module (T/R FEM) with an automatic Tx/Rx switching scheme for a 2.4 GHz microwave power transfer is developed for a retro-reflective beamforming scheme. Recently, research on wireless power transfer techniques has moved to wireless charging systems for mobile devices. Retro-reflective beamforming is a good candidate for tracking the spatial position of a mobile device to be charged. In Tx mode, the T/R FEM generates a minimum of 1 W. It also comprises an amplitude and phase monitoring port for transmitting RF power. In Rx mode, it passes an Rx pilot signal from a mobile device to a digital baseband subsystem to recognize the position of the mobile device. The insertion loss of the Rx signal path is 4.5 dB. The Tx and Rx modes are automatically switched by detecting the Tx input power. This T/R FEM is a design example of T/R FEMs for wireless charging systems based on a retro-reflective beamforming scheme.

• ETRI Journal
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• 제31권6호
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• pp.717-724
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• 2009

This paper describes a 1.2 V 12 b 60 MS/s CMOS analog front-end (AFE) employing low-power and flexible design techniques for image signal processing. An op-amp preset technique and programmable capacitor array scheme are used in a variable gain amplifier to reduce the power consumption with a small area of the AFE. A pipelined analog-to-digital converter with variable resolution and a clock detector provide operation flexibility with regard to resolution and speed. The AFE is fabricated in a 0.13 ${\mu}m$ CMOS process and shows a gain error of 0.68 LSB with 0.0352 dB gain steps and a differential/integral nonlinearity of 0.64/1.58 LSB. The signal-to-noise ratio of the AFE is 59.7 dB at a 60 MHz sampling frequency. The AFE occupies 1.73 $mm^2$ and dissipates 64 mW from a 1.2 V supply. Also, the performance of the proposed AFE is demonstrated by an implementation of an image signal processing platform for digital camcorders.

• 대한전자공학회논문지TC
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• 제46권2호
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• pp.66-72
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• 2009

이 논문에서 OFDM(Orthogonal Frequency Division Multiplexing) 시스템의 주파수 옵셋 동기화 블록의 효율적인 구조를 제안한다. 기존의 CORDIC(Coordinate Rotation Digital Computer)을 이용한 주파수 옵셋 동기화 블록들은 위상 추정을 위하여 CORDIC Vector 모드를 사용하고, 보상을 위하여 CORDIC Rotation 모드를 사용하고 있다. 이와 비교하여 제안구조는 Vector 모드만을 사용하고 Relation모드는 Divider로 대치하는 알고리즘이다. 제안된 방식을 사용함으로써 Rotation 모드를 사용해야 했던 기존의 방식보다 하드웨어 구현복잡도가 감소함을 구현을 통하여 검증하였다. 검증 Tool로 Design Compiler를 사용하였고 각 비교 구조마다 동일한 Constraint를 적용하여 검증을 진행하였다. 제안구조에 대한 Front-End 칩 구현을 통하여 기존 구조에 비하여 22.1%의 gate count 감소를 보임으로써 저전력 통신용 칩에서 사용할 수 있음을 보였다.

• 대한전자공학회논문지SP
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• 제45권5호
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• pp.118-125
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• 2008

이 논문에서 OFDM(Orthogonal Frequency Division Multiplexing) 시스템의 주파수 옵셋 동기화 블록의 효율적인 구조를 제안한다. 기존의 CORDIC(Coordinate Rotation Digital Computer)을 이용한 주파수 옵셋 동기화 블록들은 위상 추정을 위하여 CORDIC Vector 모드를 사용하고, 보상을 위하여 CORDIC Rotation 모드를 사용하고 있다. 이와 비교하여 제안구조는 Vector 모드만을 사용하고 Rotation 모드는 Divider로 대치하는 알고리즘이다. 제안된 방식을 사용함으로써 Rotation 모드를 사용해야 했던 기존의 방식보다 하드웨어 구현복잡도가 감소함을 구현을 통하여 검증하였다. 검증 Tool로 Design Compiler를 사용하였고 각 비교 구조 마다 동일한 Constraint를 적용하여 검증을 진행하였다. 제안구조에 대한 Front-End 칩 구현을 통하여 기존 구조에 비하여 22.1%의 gate count 감소를 보임으로써 저전력 통신용 칩에서 사용할 수 있음을 보였다.

• 한국정보통신학회논문지
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• 제8권7호
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• pp.1424-1428
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• 2004

본 논문에서는 DSL 모뎀의 입출력단에 응용 가능한 수신단의 CMOS 필터를 설계 제안하였다. 제안된 필터는 저전력 특성을 위한 저전압 동작이 가능하며, 저역통과 특성과 고역통과 특성이 혼합된 연속시간 필터 형태로 송신단과 수신단에 위치하여 각종 DSL 시스템에 응용가능하다. 수신단에서 차단주파수는 각각 138kHz와 1.1MHz로서 요구되는 DSL 시스템의 표준 설계사양에 부합하도록 설계하였다. 선형성면에서 개선된 특성을 나타낸 저전압 gmr 방식의 적분기가 필터 설계를 위한 기본블럭으로 이용되었다. 설계된 필터는 0.25${\mu}m$ CMOS n-well 공정 파라미터를 이용한 HSPICE 시뮬레이션을 통해 그 특성이 검증되었다.

• 한국항해항만학회:학술대회논문집
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• 한국항해항만학회 2006년도 International Symposium on GPS/GNSS Vol.2
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• pp.391-394
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• 2006

The paper deals with the experimental GNSS receiver built at the Czech Technical University for experiments with the real GNSS signal. The receiver is based on software defined radio architecture. Receiver consists of the RF front end and a digital processor based on programmable logic. Receiver RF front end supports GPS L1, L2, L5, WAAS/EGNOS, GALILEO L1, E5A, E5B signals as well as GLONASS L1 and L2 signals. The digital processor is based on Field Programmable Gate Array (FPGA) which supports embedded processor. The receiver is used for various experiments with the GNSS signals like GPS L1/EGNOS receiver, GLONASS receiver and investigation of the EGNOS signal availability for a land mobile user. On the base of experimental GNSS receiver the GPS L1, L2, EGNOS receiver for railway application was designed. The experimental receiver is also used in GNSS monitoring station, which is independent monitoring facility providing also raw monitoring data of the GPS, EGNOS and Galileo systems via internet.

• 대한전자공학회논문지SD
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• 제46권10호
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• pp.31-39
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• 2009

본 논문은 전력선 통신용(PLC) SoC ASIC으로 내장된 Analog Front-end(AFE)를 바탕으로 낮은 소비 전력과 저 가격을 달성할 수 있었으며, CMOS공정으로 구현된 AFE와, 1.8V동작의 Core Logic구동용 LDO, ADC, DAC와 IO pad를 구동하기 위한 LDO로 구성되어 있다. AFE는 Pre-amplifier, Programmable gain Amplifier와 10bit ADC의 수신 단으로 구성되며, 송신 단은 10bit differential DAC, Line Driver로 구성되어 있다. 본 ASIC은 0.18 um 1 Poly 5 Metal CMOS로 구현 되었으며, 동작전압은 3.3 V단일 전원만 사용하였고, 이때 소모 전력은 대기 시에 30mA이며, 동작 시 전력은 300mA으로 에코 디자인 요구를 만족하게 하였다. 본 칩의 Chip size는 $3.686\;{\times}\;2.633\;mm^2$ 이다.

• 한국통신학회논문지
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• 제37권6C호
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• pp.462-468
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• 2012

본 논문은 SDR(software-defined radio)기반 무선 통신장비를 위한 디지털 AGC(Automatic Gain Control) 알고리즘에 대한 것이다. 수신신호는 무선 채널 구간에서 발생하는 경로 감쇄 및 수신단 front-end 동작에 의해 시간에 따라 변하는데, 신뢰성 있는 신호 복호를 위해서는 빠르고 정확한 AGC 기술이 적용되어야 한다. 또한, 하나의 수신기에서 다양한 웨이브폼을 수신하는 SDR 통신장비를 위해서는 적응적인 AGC 기술이 필요하다. 본 논문에서 다양한 웨이브폼에 대해 적용하기 위한 2단계로 구성된 적응적 구조를 제안한다. 제안한 적응적 구조는 수신신호 크기에 따라 이득값(gain) 선택 단계를 선택, 변경함으로써 빠르고 안정적인 이득값 조절을 가능하게 한다. 컴퓨터 모의실험을 통하여 제안하는 방식의 수렴속도 및 안정화 정도를 검증하고, 기존 방식과 비교하여 빠른 수렴 속도를 보임을 확인한다.

• 전자공학회논문지
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• 제51권8호
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• pp.38-48
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• 2014

본 논문은 Piezo Resistive Type(PRT) 압력 센서용 신호 처리 아날로그 전단부 IC 설계를 주제로 한다. 센서의 출력 전압을 개선을 하기 위해 센서의 전류를 보상하는 Gauge Factor Calibration 회로, 같은 센서와의 오차가 있더라도 적용이 가능하도록 설계한 Programmable Gain Amplifier (PGA), 클록 생성기에서 발생하는 EMI를 감소시키기 위한 확산 스펙트럼 클록 생성기, 압력 센서의 분해능을 향상시키기 위한 10Bit ADC와 14Bit DAC 그리고 기존 아날로그 방식으로 처리하던 방식과는 달리 디지털 신호처리 방식을 이용한 Calibration Microcontroller (CMC)를 설계하였다. $0.35{\mu}m$ CMOS Process를 이용하여 설계 하였으며, 설계된 IC의 공급 전압은 5V와 3.3V의 전원 분리를 통하여 아날로그 회로는 5V를 사용하고 디지털 회로는 LDO로부터 3.3V를 공급 받도록 구성하였다. Gauge Factor Calibration 회로는 3.75uA부터 120uA까지 보상이 가능하며 PGA는 30dB부터 45dB까지 제어가 가능하고 확산 스펙트럼 클록 생성기는 2.13dB에서 -5.94dB로의 EMI를 감소시킬 수 있다. 공급전압에 대한 ASIC 보호 회로는 800mV부터 6.4V를 제외한 나머지 전압은 차단이 가능하고 14Bit DAC는 0.305mV의 해상도를 가지고 있다. 총 전류 5.32mA를 소모하고 있으며, Die 크기는 $1.94mm{\times}1.94mm$의 면적을 갖는다.

• 한국군사과학기술학회지
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• 제9권3호
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• pp.116-122
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• 2006

A fast scan digital-IF FFT receiver at the radio communication band is presented for spectrum monitoring applications. It is composed of three parts: RF front-end, fast LO board, and signal processing board. It has about 19GHz/s scan rate, multi frequency resolution from 10kHz to 2.5kHz, and high sensitivity of below -99dBm. The design and performance analysis of the digital-IF FFT receiver are presented.