• 전자공학회논문지
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• 제51권4호
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• pp.49-58
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• 2014

본 논문에서는 저전력 고속 모바일 I/O 인터페이스를 위한 저스윙 차동 니어-그라운드 시그널링 (NGS) 트랜시버를 소개한다. 제안하는 트랜스미터는 온-칩 레귤레이터로 정류된 프로그래머블한 스윙을 가지는 전압-모드 드라이버와 비대칭 상승/하강시간을 가지는 전단드라이버를 사용한다. 제안하는 리시버는 고주파이득을 신장시키는 피드-포워드 커패시터를 이용한 새로운 다중경로이득 차동앰프를 사용한다. 또한, 이 리시버는 가변적인 트랜스미터 출력스윙에 의한 입력 공통모드 변화를 보상하며, 리시버 입력단 증폭기의 전류 미스매치를 최소화하기 위하여 새로운 적응형 바이어스 생성기를 포함한다. 트랜스미터와 리시버에 적용된 새로운 간단하고 효과적인 임피던스 매칭 기술들의 사용으로 우수한 시그널 인테그리티와 높은 파워 효율을 이뤄냈다. 65 nm CMOS 공정으로 설계된 제안하는 트랜시버는 10 cm 길이의 FR4 PCB에서 채널당 13 Gbps의 전송속도와 0.3 pJ/bit (= 0.3 mW/Gbps)의 높은 파워 효율을 갖는다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2011년도 춘계학술대회
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• pp.143-146
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• 2011

본 논문은 1.2Vpp differential 입력 범위를 가지는 50-MS/s 10-hit pipelined ADC를 소개한다. 설계된 pipelined ADC는 8단의 1.5bit/stage, 1단의 2bit/stage와 digital correction 블록, bias circuit 및 reference driver, 그리고 clock generator로 구성된다. 1.5bit/stage는 sub-ADC, DAC, gain stage로 구성된다. 특히, 설계된 pipelined ADC에서는 hardware와 power consumption을 줄이기 위해 SHA를 제거하였으며, 전체 ADC의 dynamic performance를 향상시키기 위해 linearity가 개선된 bootstrapped switch를 사용하였다. Sub-ADC를 위한 reference 전압은 외부에서 인가하지 않고 on-chip reference driver에서 발생시킨다. 제안된 pipelined ADC는 1.8V supply, $0.18{\mu}m$ 1-poly 5-metal CMOS 공정에서 설계되었으며, power decoupling capacitor를 포함하여 $0.95mm^2$의 칩 면적을 가진다. 또한, 60mW의 전력소모를 가진다. 또한, Nyquist sampling rate에서 9.3-bit의 ENOB를 나타내었다.

• 전기학회논문지
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• 제64권1호
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• pp.128-135
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• 2015

In this study, we develop the very short-term precipitation forecasting model as well as classifier based on polynomial radial basis function neural networks by using AWS(Automatic Weather Station) and KLAPS(Korea Local Analysis and Prediction System) meteorological data. The polynomial-based radial basis function neural networks is designed to realize precipitation forecasting model as well as classifier. The structure of the proposed RBFNNs consists of three modules such as condition, conclusion, and inference phase. The input space of the condition phase is divided by using Fuzzy C-means(FCM) and the local area of the conclusion phase is represented as four types of polynomial functions. The coefficients of connection weights are estimated by weighted least square estimation(WLSE) for modeling as well as least square estimation(LSE) method for classifier. The final output of the inference phase is obtained through fuzzy inference method. The essential parameters of the proposed model and classifier such ad input variable, polynomial order type, the number of rules, and fuzzification coefficient are optimized by means of Particle Swarm Optimization(PSO) and Differential Evolution(DE). The performance of the proposed precipitation forecasting system is evaluated by using KLAPS meteorological data.

• 한국인터넷방송통신학회논문지
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• 제16권2호
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• pp.151-155
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• 2016

우리는 이 논문에서 ADPCM (adaptive differential pulse code modulation)을 적용함으로써 디밍 콘트롤러를 갖는 LED 드라이버의 설계를 제시한다. ADPCM 장비는 고해상도를 가지고 LED 전류를 정확하게 제어하며, 고조파 전류 펄스의 퍼짐으로 인하여 초래되는 RFI 를 감소시켜 준다. 또한 제어 동작의 정밀도를 높여준다. 이 연구에서 LED에 펄스 전류를 인가함으로써 고효율 에너지의 LED를 제어하는 디지털 제어회로의 설계를 제시한다. 우리가 설계한 LED 전류구동시스템은 디지털 제어 부와 아날로그 SMPS (스위치 모드 파워 서플라이)를 별도로 구현한 두개의 시스템이다. 입력레벨이 0.7 인 경우의 시뮬레이션 결과는 시그마 델타 변조를 하여 얻은 D/A 컨버터의 출력을 나타내었다. 개수가 510 개인 펄스신호의 경우 0.15 % 의 정밀도를 얻을 수 있었다.

• 한국통신학회논문지
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• 제30권1A호
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• pp.104-112
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• 2005

본 논문에서는 고속, 저전력 8-비트 ADC를 설계하는 기법들을 제안하였다. 비교적 적은 전력 소모를 가지면서 고속으로 동작 시키기 위해 기존의 파이프라인 구조인 MDAC를 이용한 폐쇄형 구조 대신에 개방형 구조를 채택하였다. 또한 Distributed THA와 캐스캐이드 형태의 구조를 이용하여 높은 샘플링 속도에 최적화 하였다. 제안한 각 단의 크로싱 지점을 판별하는 기법은 증폭기의 개수를 줄일 수 있도록 함으로서 저전력과 좁은 면적의 ADC 구현을 가능하게 하였다. 모의 실험 결과 500-MHz의 샘플링 속도와 1.8V 전원 전압에서 테스트에 필요한 디지털 회로까지 포함, 210mW의 전력을 소비함을 확인 할 수 있었다. 또한 1.2Vpp(Differential) 입력 범위와 200-MHz까지의 입력 주파수에서 8-비트에 가까운 ENOB를 가짐을 볼 수 있었다. 설계된 ADC는 $0.18{\mu}m$ 6-Metal 1-Poly CMOS 공정을 이용, $900{\mu}m{\times}500{\mu}m$의 면적을 차지한다.

• 한국지능시스템학회논문지
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• 제19권5호
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• pp.689-694
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• 2009

본 논문은 일별 및 주별로 시계열 주가를 예측할 수 있는 퍼지 모델을 구성하는 방법을 제안한다. 전통적인 시계열 분석으로 주가를 예측하는 것은 어렵지만 퍼지 모델은 비선형적인 주가 데이터의 특성을 잘 기술할 수 있는 장점을 갖고 있다. 주가 예측 모델에 사용될 입력 정보를 결정하는 데는 상당한 수고가 필요한데, 본 논문에서는 전통적인 캔들 스틱 차트의 정보를 입력변수로 고려한다. 주가 예측 퍼지 모델은 사다리꼴 멤버쉽함수를 갖는 전건부와 비선형식인 후건부로 된 퍼지 규칙으로 구성된다. 차분 진화를 통해 퍼지 모델은 최적화된다. 일별 및 주별로 코스피 지수의 시가, 고가, 저가 및 종가를 예측하는 모델을 만들고 그 성능을 평가한다.

• 대한의용생체공학회:의공학회지
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• 제43권4호
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• pp.185-192
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• 2022

Early detection of mild cognitive impairment can help prevent the progression of dementia. The purpose of this study was to design and validate a machine learning model that automatically differential diagnosed patients with mild cognitive impairment and identified cognitive decline characteristics compared to a control group with normal cognition using resting-state quantitative electroencephalogram (qEEG) with eyes closed. In the first step, a rectified signal was obtained through a preprocessing process that receives a quantitative EEG signal as an input and removes noise through a filter and independent component analysis (ICA). Frequency analysis and non-linear features were extracted from the rectified signal, and the 3067 extracted features were used as input of a linear support vector machine (SVM), a representative algorithm among machine learning algorithms, and classified into mild cognitive impairment patients and normal cognitive adults. As a result of classification analysis of 58 normal cognitive group and 80 patients in mild cognitive impairment, the accuracy of SVM was 86.2%. In patients with mild cognitive impairment, alpha band power was decreased in the frontal lobe, and high beta band power was increased in the frontal lobe compared to the normal cognitive group. Also, the gamma band power of the occipital-parietal lobe was decreased in mild cognitive impairment. These results represented that quantitative EEG can be used as a meaningful biomarker to discriminate cognitive decline.

• 전자공학회논문지
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• 제51권9호
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• pp.82-90
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• 2014

본 논문에서는 선형성을 가진 파노라믹 스캔 라이다(PSL) 시스템용의 4-채널 차동 트랜스임피던스 증폭기 어레이를 0.18-um CMOS 공정을 이용하여 구현하였다. PSL시스템을 위한 성능의 비교분석을 위하여 전류모드 및 전압모드의 두 종류 트랜스임피던스 어레이 칩을 각각 구현하였으며, 채널당 1.25-Gb/s 동작속도를 갖도록 설계하였다. 먼저 전류모드 칩의 경우, 각 채널 광 수신입력단은 전류미러 구조로 구현하였으며, 특히 로컬 피드백 입력구조로 개선하여 낮은 입력저항과 낮은 잡음지수를 가질 수 있도록 설계하였다. 칩 측정 결과, 채널 당 $69-dB{\Omega}$ 트랜스임피던스 이득, 2.2-GHz 대역폭, 21.5-pA/sqrt(Hz) 평균 잡음 전류 스펙트럼 밀도, -20.5-dBm 수신감도, 및 1.8-V 전원전압에서 4채널 총 147.6-mW 소모전력을 보이며, 1.25-Gb/s 동작속도에서 크고 깨끗한 eye-diagram을 보인다. 한편, 전압모드 칩의 경우, 각 채널 광 수신입력단은 인버터 입력구조로 구현하여 낮은 잡음지수를 갖도록 설계하였다. 칩 측정 결과, 채널 당 $73-dB{\Omega}$ 트랜스임피던스 이득, 1.1-GHz 대역폭, 13.2-pA/sqrt(Hz) 평균 잡음 전류 스펙트럼 밀도, -22.8-dBm수신감도, 및 4채널 총 138.4-mW 소모전력을 보이며, 1.25-Gb/s 동작속도에서 크고 깨끗한 eye-diagra을 보인다.

• Journal of information and communication convergence engineering
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• 제10권1호
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• pp.85-90
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• 2012

A 40-MS/sec 10-bit pipelined analog to digital converter (ADC) with a 1.2 Vpp differential input signal is proposed. The implemented pipelined ADC consists of eight stages of 1.5 bit/stage, one stage of 2 bit/stage, a digital error correction block, band-gap reference circuit & reference driver, and clock generator. The 1.5 bit/stage consists of a sub-ADC, digital to analog (DAC), and gain stage, and the 2.0 bit/stage consists of only a 2-bit sub-ADC. A bootstrapped switch with a constant resistance is proposed to improve the linearity of the input switch. It reduces the maximum VGS variation of the conventional bootstrapped switch by 67%. The proposed bootstrapped switch is used in the first 1.5 bit/stage instead of a sample-hold amplifier (SHA). This results in the reduction of the hardware and power consumption. It also increases the input bandwidth and dynamic performance. A reference voltage for the ADC is driven by using an on-chip reference driver without an external reference. A digital error correction with a redundancy is also used to compensate for analog noise such as an input offset voltage of a comparator and a gain error of a gain stage. The proposed pipelined ADC is implemented by using a 0.18-${\mu}m$ 1- poly 5-metal CMOS process with a 1.8 V supply. The total area including a power decoupling capacitor and the power consumption are 0.95 $mm^2$ and 51.5 mW, respectively. The signal-to-noise and distortion ratio (SNDR) is 56.15 dB at the Nyquist frequency, resulting in an effective number of bits (ENOB) of 9.03 bits.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2005년도 ICCAS
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• pp.1268-1271
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• 2005

This paper proposes a compact-sized surface myoelectric sensor for myoelectric hand prosthesis. To fit the surface myoelectric sensor in the socket of the myoelectric hand prosthesis, the sensor should be a compact size. The surface myoelectric sensor is composed of a skin interface and a single processing circuit that are mounted on a single package. Since the skin interface has one reference and two input electrodes, and the reference electrode is located in middle of two input electrodes, we propose two types of sensors with the circle- and bar-shaped reference electrode, but all input electrodes are the bar-shaped. The metal material used for the electrodes is the stainless steel (SUS440) that endures sweat and wet conditions. Considering conduction velocity and median frequency of the myoelectric signal, we select the inter-electrode distance (IED) between two input electrodes as 18mm, 20mm, and 22 mm. The signal processing circuit consists of a differential amplifier with band pass filter, a band rejection filter for rejecting 60Hz power-line noise, amplifiers, and a mean absolute value circuit. We evaluate the proposed sensor from the output characteristics according to the IED and the shape of the reference electrode. From the experimental results we show the surface myoelectric sensor with the 18mm IED and the bar-shaped reference electrode is suitable for the myoelectric hand prosthesis.