• 한국통신학회논문지
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• 제29권8A호
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• pp.950-961
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• 2004

이 논문에서는 최근 무선 통신 환경으로 증가하고 있는 지하철 터널 환경에서의 전파 특성을 측정하고 분석하였다. 측정은 지하철 터널에서 2.45㎓와 5.8㎓의 주파수 대역을 가지고 수행하였다. 측정을 위해 사용된 터널의 길이는 LOS(line of sight: LOS)가 175m이고, NLOS(non line of sight: NLOS)가 270m이다. 지하철 터널은 곡선형이며, 그 단면은 마제형(horseshoe type)이다. 측정 시스템은 협대역 시스템과 광대역 시스템을 이용한다. 협대역 시스템은 경로손실(path loss: PL) 측정을 위해 사용되고 광대역 시스템은 전력지연프로파일(power delay profile: PDP) 측정을 위해 사용된다. 특히, 광대역 시스템은 슬라이딩 코릴레이션 기법을 기반으로 80MHz 칩율과 1023길이의 PN 시퀀스 발생기로 구성하였다. 안테나 빔 형태에 따른 전파특성을 분석하기 위해서 무지향성 안테나와 지향성 안테나를 사용하였다. 경로손실은 터널 환경의 순수한 경로손실만을 나타내었다. 지연 프로파일은 평균초과지연(Mean Exess Delay)와 RMS 지연확산(RMS delay spread)에 대해서 분석하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2012년도 춘계학술대회
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• pp.95-98
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• 2012

본 논문은 40 MHz에서 280 MHz 동작 주파수에서 32-phase clock을 출력하는 multiphase delay-locked loop (DLL)을 제안한다. 제안된 multiphase DLL은 고해상도의 1-bit delay를 위하여 matrix구조의 delay line을 사용한다. Delay line의 선형성을 향상시키기 위하여 matrix 입력단의 비선형성을 보정할 수 있는 기법이 사용된다. 설계된 multiphase DLL은 1.2 V supply를 이용하는 0.11-${\mu}m$ CMOS 공정에서 제작되었다. 125 MHz 동작 주파수에서 multiphase DLL의 DNL은 +0.51/-0.12 LSB 이하로 측정되었으며, input clock의 jitter가 peak-to-peak jitter가 12.9ps일 때 출력clock의 peak-to-peak jitter는 30 ps이다. 면적과 전력 소모는 각각 $480{\times}550{\mu}m^2$과 1.2 V 공급전압에서 9.6 mW이다.

• 대한전자공학회논문지TC
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• 제37권2호
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• pp.75-82
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• 2000

본 논문에서는 correction 증폭기의 위상특성을 제어하는 delay line을 사용한 새로운 형의 feedforward 선형화기를 제시하였다. 사용된 delay line은 상용제품에서 사용하는 pilot-tone 회로 없이 IM 성분을 제거하는 기능을 수행한다 선형화기의 오차신호구간(error signal loop)은 위상변환기, 감쇄기 및 빼기회로 등의 주요 소자들로 구성되며, pilot-tone 신호 발생 회로 없이 보다 우수한 선형화 특성을 얻기 위하여 이들 주요 소자들을 새로운 형으로 개발하였으며, 이는 상용 선형화기 설계에서 필수적인 기술이다. 선형화기는 KMW사에서 국내 PCS기지국 용으로 개발된 35W 대전력 증폭기를 사용하였으며, 측정을 위하여 중심주파수 1855 MHz에서 0.6 MHz 신호 간격을 갖는 two-tone신호를 입력하였다. 측정 결과, 약I5dB(30∼45 dBm)의 입력신호 변화 범위에서 58.5dBc∼63.2 dBc IMD 특성을 보였으며, 약 16.9 dB∼24.6 dB의 C/I 개선을 구현하였다.

• 한국정보통신학회논문지
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• 제15권7호
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• pp.1552-1558
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• 2011

본 논문에서는 전압제어지연단(Voltage Controlled Delay Line : VCDL)을 이용하여 기존의 위상고정루프와 다른 형태의 위상 지연고정루프(Phase Delay Locked Loop)를 제안하였다. 이 구조를 이용하여 기존의 위상고정루프의 2차 또는 3차 루프필터(Loop Filter)를 단하나의 커패시터로 구현하여 칩의 크기를 크게 줄였다. 새로이 제안하는 듀얼루프 위상 자연고정루프에서는 전압제어지연단 경로의 커패시터와 전하펌프의 전류 크기를 조절함으로서 작은 이득 값을 가지는 전압제어지연단을 사용할 수 있다. 제안된 회로는 $0.18{\mu}m$ CMOS 공정의 파라미터를 이용하여 Hspice로 시뮬레이션을 수행하고 회로의 동작을 검증하였다.

• 한국광학회지
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• 제16권6호
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• pp.547-552
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• 2005

광간섭 단층촬영(OCT)용으로 원통형 압전소자(PZT)와 단일모드 광섬유를 이용한 광경로 지연기를 제작하여 그 특성을 분석하였다. 광경로 지연기에서 발생하는 편광모드 분산은 편광조절기로 조절하였고, 열요동을 2중 광경로 지연기를 구성하여 최소화하였다. 이중 광경로 지연기는 단일 광경로 지연기에 비해 2배의 측정 깊이와 속도를 구현하여 $18.6\pm0.5{\mu}m$의 해상도. 측정 깊이 1.68 mm, 측정 녹도 360.4 mm/s를 각각 얻었다.

• 한국통신학회논문지
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• 제37권5B호
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• pp.365-369
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• 2012

동기식 고속 광전송망에서 망간 delay보상을 통한 동기제어는 매우 중요하다. 본 연구에서는 광선로의 길이에 따른 time delay를 보상하기 위하여 Rayleigh 산란광을 이용한 OTDR방식의 delay 측정장치를 제작하여 평균화 횟수와 광펄스의 peak power에 따른 파형변화를 관찰하고 기존에 활용되고 있는 방식과의 정확도에 대한 비교측정을 통해 실제 시스템에 적용타당성에 대한 검증실험을 실시한 결과 최대 0.06usec 이내의 측정오차와 0.021usec의 측정표준편차로서 이동통신 광중계기와 기지국 장비간 delay 제어에 적용이 가능함을 확인하였다.

• 대한전자공학회논문지SD
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• 제37권11호
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• pp.1-8
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• 2000

본 논문에서는 인터커넥트 라인을 구동하는 CMOS소자의 게이트 폭의 변화에 따라 소자 및 인터커넥트라인에 의한 RC 지연시간이 어떤 특성을 보이는지에 대하여 분석하였다. 인터커넥트 라인의 캐패시턴스 성분만이 주로 나타나는 구조에서는 MOSFET의 크기가 커질수록 전체 지연시간이 감소하는 특성을 보였다. 반면에 인터커넥트 라인의 저항 및 캐패시턴스 성분이 대등하게 지연시간에 영향을 미치는 구조에서는 전체회로의 지연시간이 최소가 되는 MOSFET 크기가 존재함을 수식적으로 제안하고 실험치와 비교하여 잘맞음을 증명하였다.

• Journal of electromagnetic engineering and science
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• 제3권1호
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• pp.62-66
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• 2003

Novel coupled line phase shifters and its equivalent phase delay line for compact broadband phased array antennas are proposed. These phase control circuits are designed to be less complex, small size and to use a less number of active devices. The phase shifter is able to control a 120$^{\circ}$ phase shift continuously, and the phase delay line for a reference phase has a fixed 60$^{\circ}$ shifted phase. Both have the low phase error of less than $\pm$3.5$^{\circ}$ and the low gain variations of less than 1 ㏈ within the 300 MHz bandwidth. These proposed circuits are adequate to form the efficient beam-forming networks with compactness, broadband, less complexity, and low cost.

• 전기전자학회논문지
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• 제6권1호
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• pp.21-29
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• 2002

본 논문에서는 전부 디지털 회로로 구성된 고 해상도의 DLL(Delay Locked Loop)를 제안하였다. 제안된 회로는 위상 검출기, 지연 선택 블록, 그리고 각각의 지연 체인을 가지는 Coarse, Fine 그리고 Ultra Fine 위상조정 블록의 삼 단의 형식으로 되어 있다. 첫 번째 단은 Ultra Fine 위상조정블록으로 고 해상도를 얻기 위하여 Vernier Delay Line을 사용하였다. 두 번째와 세 번째 단은 Coarse와 Fine 위상조정블록으로 각각의 단위 지연 체인을 이루는 단위 지연 소자의 해상도 만큼의 위상 제어를 하게 되며, 두 단은 상당히 비슷한 구조를 이루고 있다. 회로는 HSPICE를 이용하여 공급 전압이 3.3V인 $0.35{\mu}m$ CMOS 공정으로 시뮬레이션 되었다. 시뮬레이션 결과 회로의 해상도를 약 10ps로 높일 수 있었으며, 동작 범위는 250MHz에서 800MHz 이다.

• Journal of electromagnetic engineering and science
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• 제6권2호
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• pp.110-116
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• 2006

A reflective array type surface acoustic wave(SAW) dispersive delay line(DDL) with high time-bandwidth at the V/UHF-band is designed and fabricated for compressive receiver applications. This type of the SAW DDL has the properties of the relative bandwidth of 20 %, the time delay of 49.89 usec, the insertion loss of 38.5 dB and the side lobe rejection of 39 dB. In comparison with a commercial SAW DDL, the insertion loss, amplitude ripple and side lobe rejection are improved by $1.5dB{\pm}0.6dB$ and 4 dB respectively. Using the fabricated SAW DDL, the prototype of the compressive receiver is developed. It is composed of RF converter, fast tunable LO, chirp LO, A/D converter, signal processing unit and control unit. This prototype system shows a fine frequency resolution of below 30 kHz with high scan rate.