• 대한전자공학회논문지
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• 제27권8호
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• pp.1201-1210
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• 1990

This paper proposes on-chip instruction and data cache memories on RISC reduced instruction set computer) architecture which supports fast instruction fetch and data read/write, and enables RISC processor under research to obtain high performance. In the execution of HLL(high level language) programs, heavily used local scalar variables are stored in large register file, but arrays, structures, and global scalar variables are difficult for compiler to allocate registers. These problems can be solved by on-chip Instruction/Data cache. And each cycle of instruction fetch, pad delay causes the lowering of the processors's performance. Cache memories are designed in CMOS technology and SRAM(static-RAM), that saves layout area and power dissipation, is used for instruction and data storage. To speed up and support RISC processor's piplined architecture efficiently, hardwired logic technology is used overall circuits i cache blocks. The schematic capture and timing simulation of proposed cache memorises are performed on Apollo DN4000 workstation using Mentor Graphics CAD tools.

• 한국컴퓨터정보학회논문지
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• 제18권2호
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• pp.1-8
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• 2013

본 논문에서는 4Ghz의 빠른 클럭 속도의 CPU에 적합한 고성능 L1 캐시 메모리 구조를 제안한다. 제안된 캐시 메모리는 빠른 접근 시간을 위한 직접사상 캐시와 시간적 지역성을 고려한 2-way 연관사상 버퍼 그리고 버퍼 선택 테이블로 구성된다. 빠른 접근 시간을 보장하는 직접사상 캐시는 가장 최근 접근한 데이터를 저장하게 된다. 만약에 직접사상 캐쉬로부터 추출되는 데이터가 다시 참조되어질 높은 확률을 가지는 데이터이면 그 데이터들은 2-웨이 연관사상 버퍼로 선택적으로 저장되어 진다. 그리고 고성능과 저전력의 효과를 높이기 위하여 2-웨이 연관사상 버퍼중 하나의 웨이만 선택적으로 먼저 접근되어지며, 이러한 동작은 버퍼 선택 테이블에 의해 선택된다. 시뮬레이션 결과에 따르면, 에너지 소비와 평균 메모리 접근 시간을 고려한 에너지$^*$지연시간에서 두배 이상의 크기를 가지는 직접사상 캐시, 4-웨이 연관사상 캐시 그리고 희생 캐시에 비해 각각 45%, 70% 그리고 75%의 성능향상을 이루었다.

• 한국정보과학회논문지:시스템및이론
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• 제26권11호
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• pp.1429-1436
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• 1999

데이타들에 대한 선인출 효과를 얻기 위하여 캐쉬 메모리의 캐쉬 블록은 다중 워드로 구성된다. 그러나 선인출된 데이타들이 사용되지 않을 경우 캐쉬 메모리가 낭비되고 따라서 캐쉬 실패율이 증가한다. 데이타 배열 병합 방법은 캐쉬 실패 원인의 하나인 캐쉬 충돌 실패를 감소시키기 위하여 사용되고 있다. 그러나 기존의 배열 병합 방법은 유용하지 못한 데이타들을 캐쉬 블록에 선인출하는 현상을 보인다. 본 논문에서는 이러한 현상을 개선한 스트라이드 배열 병합을 제안한다. 모의시험에서 캐쉬 블록이 다중 워드로 구성된 경우 스트라이드 배열 병합은 캐쉬 충돌 실패를 감소시킬 뿐 만 아니라 유용한 데이타 선인출을 증가 시키므로 캐쉬 성능을 향상시킴을 보여준다. 또한 이렇게 향상된 캐쉬 성능은 프로세서 증가에 따른 확장성 있는 프로그램 성능을 나타낸다.Abstract The cache memory is composed of cache lines with multiple words to achieve the effect of data prefetching. However, if the prefetched data are not used, the spaces of the cache memory are wasted and thus the cache miss rate increases. The data merging-arrays method is used for the sake of the reduction of the cache conflict misses. However, the existing merging-arrays method results in the useless data prefetching. In this paper, a stride merging-arrays method is suggested for improving this phenomenon. Simulation results show that when a cache line is composed of multiple words, the stride merging-arrays method increases the cache performance due to not only the reduction of cache conflict misses but also the useful data prefetching. This enhanced cache performance also represents the more scalable performance of parallel applications according to increasing the number of processors.

• 전자공학회논문지CI
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• 제44권1호
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• pp.1-9
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• 2007

임베디드 프로세서는 총 에너지소모량 가운데 대략 40% 이상을 캐시에서 소모하고 있으므로 에너지-효율적 고성능 데이터 캐시 구조를 필요로 한다. 본 논문에서는 임베디드 프로세서를 위한 저전력 선인출 데이터캐시 구조를 제안하였다. 제안한 데이터캐시 구조는 선인출장치(prefetching unit)를 포함한 기존 데이터캐시 구조에 태그히스토리 테이블(tag history table)을 구비함으로써 요구인출 및 선인출시 발생하는 태그메모리 병렬탐색 횟수를 감소시켰다. 이와 같은 전략적인 캐시 구조는 적은 하드웨어 비용으로 병렬탐색을 위한 전력소모를 현저히 줄일 수 있다. 실험을 통하여 제안한 데이터캐시 구조가 기존 선인출 데이터캐시 구조와 동일한 성능을 유지하면서 낮은 전력을 요구함을 확인하였다.

• 대한임베디드공학회논문지
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• 제7권3호
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• pp.129-134
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• 2012

The objective of cache is to reduce I/O access of physical storage device so that user accesses their data faster. Traditionally, the most important metric to measure the performance of cache is hitratio. Thus, when the cache maintains hitratio high, it is regarded as a good cache replacement policy. However, the cache miss latency is different when the storages are heterogeneous. Though the cache hitratio is high, if the cache often misses with low performance disk, then the user experiences low performance. To address this problem we proposed eviction cost estimation based cache management. In our result, the eviction cost estimation based cache management has 10~30% throughput improvement compared with LRU cache management.

• 정보처리학회논문지A
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• 제15A권1호
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• pp.17-26
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• 2008

본 논문에서는 WSN(wireless sensor networks)과 RFID(radio frequency identification) 시스템을 통합하여 이용할 수 있는 통합 RFID 미들웨어에서의 효과적인 캐슁 기법을 제시한다. 통합 RFID 미들웨어가 운영되는 환경은 연결된 RFID리더로부터 대규모의 데이터가 입력되고, 다수의 무선 센서로부터 끊임없이 데이터가 입력되는 상황을 가정하고 있으며 또한 특정 목적을 위해 과거에 센서로부터 입력되어 분산 저장되어 있는 히스토리 데이터도 활용될 수 있음을 가정하고 있다. 따라서 캐슁 기능을 구비한 특정 미들웨어 레이어에서 센서 노드로부터 수신되는 연속 데이터와 분산 저장되어 있는 히스토리 데이터에 대한 신속한 질의 및 응답을 위한 효율적 데이터 처리가 절실히 요구된다. 이를 위하여 본 논문에서 제안되는 캐슁 기법은 기존의 캐슁 기법 기반으로 통합 RFID 미들웨어에 특화하여 데이터 처리의 효율을 높이기 위하여 두가지 방법을 제시하고 있으며, 이는 처리 데이터의 유형에 따라 DSC(data stream cache)와 HDC(history data cache) 로 구분된다. 제안된 캐슁 기법은 다양한 파라미터를 이용한 실험을 통하여 신속한 질의 및 응답이 이루어짐을 보여주고 있다.

• 한국콘텐츠학회논문지
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• 제18권3호
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• pp.70-80
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• 2018

최근 소셜 미디어와 모바일 장비들의 발달로 인해 그래프 데이터들이 다양한 분야에서 활용되고 있다. 이와 함께 대용량 그래프 데이터 처리 과정에서 입출력 비용을 감소시키기 위한 캐싱 기법에 대한 연구들이 진행되고 있다. 본 논문에서는 그래프 토폴로지의 특징인 그래프의 연결성과 과거의 서브 그래프 사용 이력을 고려하여 다중 계층 캐싱 기법을 제안한다. 제안하는 기법은 캐시를 Used Data Cache와 Prefetched Cache로 구분한다. Used Data Cache는 자주 사용되는 서브 그래프 패턴에 따라 가중치를 부여하여 데이터를 캐싱하고 Prefetched Cache는 사용되지는 않았지만 최근 사용된 데이터의 주변 데이터들이 사용될 가능성이 높은 데이터를 캐싱한다. 그래프 패턴을 추출하기 위해 과거의 이력 정보를 활용하여 패턴을 추출하였다. 자주 사용되는 서브 그래프들이 다시 사용될 것을 예측하여 가중치를 부여하여 캐싱한다. 최근 사용된 데이터의 주변 데이터들이 사용 될 것을 예측하여 캐싱한다. 각각의 캐시에 캐싱된 데이터들을 관리하고 메모리가 가득 찰 경우 사용될 가능성이 낮은 데이터와 새로운 데이터를 교체하는 전략을 제안한다. 성능 평가를 통해 제안하는 캐싱 기법이 기존의 캐시 관리 기법에 비해 우수함을 증명한다.

• 한국콘텐츠학회논문지
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• 제14권10호
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• pp.20-31
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• 2014

모바일 P2P 네트워크에서 사용자 요청을 효과적으로 처리하기 위해 캐시 공유 기법들이 연구되고 있다. 본 논문에서는 모바일 P2P 네트워크에서 피어의 연결성에 기반을 둔 클러스터를 구축하여 캐시를 공유하는 기법을 제안한다. 제안하는 기법은 연결성이 오랫동안 유지될 수 있는 피어들을 하나의 클러스터로 구성하여 캐시를 공유한다. 클러스터 내부에 있는 피어들의 캐시를 하나로 사용함으로써 데이터의 중복을 감소시키고 캐시 공간을 효율적으로 사용한다. 또한, 캐시 공간을 데이터 캐시와 임시 캐시 두 부분으로 분할하여 사용한다. 임시 캐시를 활용하여 클러스터의 토폴로지가 변경되거나 캐시 데이터 교체 시, 지연시간을 감소시킬 수 있다. 일반적인 기법은 협력적 캐시 처리 절차를 통해 질의가 전달되지만 통신비용을 줄이기 위해 1-홉 피어 캐시확인과 클러스터 헤더로 가는 경로에 있는 피어의 캐시를 확인한다. 성능 평가 결과 제안하는 기법이 기존 기법에 비해 캐시 적중률도 높고 지연시간을 감소시키는 것을 확인할 수 있었다.

• 정보처리학회논문지A
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• 제14A권1호
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• pp.55-62
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• 2007

모바일 기기와 같이 배터리에 의존적인 시스템에서 사용되는 임베디드 프로세서는 총 소모 전력의 많은 부분을 캐시에서 소모한다. 본 논문에서는 임베디드 프로세서용 고성능 선인출 데이터캐시의 저전력화 방안을 연구하였다. 고성능 선인출 데이터캐시에서 메모리 참조명령의 수행에 앞서 참조예측의 결과로 발생하는 선인출 명령은 캐시 적중률을 높여 메모리 참조 시간을 단축하는 반면 선인출 명령의 수에 비례하여 전력 소모가 증가한다. 본 논문에서는 선인출 데이터캐시에 태그이력표(tag history table)를 구비하여 병렬태그탐색을 최소화함으로써 전력 소모를 줄이는 캐시 구조를 제안하였다. 실험을 통해 확인한 결과 제안한 데이터캐시 구조가 기존 데이터캐시 구조에 비하여 수행 시간과 전력 소모를 모두 줄일 수 있음을 확인하였다.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제13권5호
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• pp.293-299
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• 2007

지능형 배관 검사체(PIG)는 가스나 기름 배관 안을 지나가며 검사체에 장착된 여러 센서로부터 신호(센서 데이타로 불림)들을 취합하는 장치이다. PIG로부터 취합된 센서데이타들을 분석함으로써, 배관의 구멍, 뒤틀림 또는 잠재적으로 가스 폭발의 위험을 가지고 있는 결함들을 발견할 수 있다. 배관의 센서 데이타를 분석가가 분석을 할 때에는 주로 두 가지 분석 패턴을 사용한다. 첫 번째는 센서 데이터를 순차적으로 분석하는 순차적 분석 패턴이고, 두 번째는 특정한 구간을 반복해서 분석하는 반복적 분석 패턴이다. 특히, 센서 데이타를 분석할 때 반복적 분석 패턴이 많이 사용된다. 기존의 PIG 소프트웨어들은 사용자의 요청이 있을 때 마다 서버로부터 센서 데이타들을 오므로, 매 요청마다 네트워크 전송비용과 디스크 액세스 비용이 든다. 이와 같은 방법은 순차적 분석 패턴에는 효율적이지만, 분석 패턴의 대부분을 차지하는 반복적 분석 패턴에는 비효율적이다. 이와 같은 문제는 서버/클라이언트 환경에서 다수의 분석가가 동시에 분석을 할 경우에는 매우 심각해진다. 이러한 문제점을 해결하기 위해 본 논문에서는 배관 센서 데이타들을 여러 개의 시계열 데이타로 생각하고, 효율적으로 시계열 데이타를 캐싱 하는 T-Cache라 부르는 주기억장치 고성능 캐시 관리자를 제안한다. 본 연구는 클라이언트 측에서 시계열 데이타를 캐싱하는 최초의 연구이다. 먼저, 고정된 거리의 시계열 데이타들의 집합을 캐싱 단위로 생각하는 신호 캐시 라인이라는 새로운 개념을 제안하였다. 다음으로, T-Cache에서 사용되는 스마트 커서와 여러 알고리즘을 포함하는 여러 가지 자료구조를 제안한다. 실험 결과, 반복적 분석 패턴의 경우 T-Cache를 사용하는 것이 디스크 I/O측면과 수행 시간 측면에서 월등한 성능 향상을 보였다. 순차적 분석 패턴의 경우에도 T-Cache를 사용하지 않은 경우와 거의 유사한 성능을 보였다. 즉, 캐시를 사용함으로써 발생하는 추가비용은 무시할 수 있음을 보였다.