The Journal of Korean Institute of Communications and Information Sciences
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v.10
no.5
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pp.209-217
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1985
Using the Reed-Muller Codes, the encoder and decoder system has been designed and tested in this paper. The error correcting capability of this code is [J/2} or less and the error correcting procedure can be implemented easily by using simple logic circuitry. The encoding and decoding circuits are obtained by the cyclic property and for the O15, 11) Reed-Muller code majority-logic decoding is taken. The performance is measured in error probability and weight destribution. The encoder and decoder system has been designed, implemented and interfaced with the microcomputer by using the 8255 chip. Experimental results show that the system has single error-correcting capability and total execution time for a data is about 70usec. When the probability of channel error is $10^{-6}$~$10^{-4}$ the system using the (15, 11) Reed-Muller code works very good.
Background: Toll-like receptors (TLRs) play a fundamental role in innate immunity through their capacity to recognize pathogen-associated molecular patterns. Also, TLRs that are expressed in T cells are reported to function as co-stimulatory receptors. However, the functional capacity of TLRs on CD4 T and CD8 T cells has not been directly compared. Here we compared CD4 and CD8 T cell responses to TLR2 ligand plus TCR-mediated stimulation. Methods: TLR2 expression was analyzed on T cell subsets under naive and alloantigen-primed conditions. We analyzed the effects of TLR2 co-stimulation on proliferation and survival of T cell subsets in vitro when stimulated with soluble anti-CD3 in the presence or absence of synthetic ligand $Pam_3CSK_4$. Results: TLR2 expression on CD8 T cells was induced following activation; this expression was much higher than on CD4 T cells. Thus, the molecule was constitutively expressed on Listeriaspecific memory CD8 T cells. Based on these expression levels, proliferation and survival were markedly elevated in CD8 T cells in response to the TLR2 co-stimulation by $Pam_3CSK_4$ compared with those in CD4 T cells. Conclusion: Our data show that TLR2 co-stimulation is more responsible for proliferation and survival of CD8 T cells than for that of CD4 T cells.
The Transactions of the Korea Information Processing Society
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v.5
no.11
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pp.2835-2844
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1998
Most data parallel languages provide the block-cyclic distribution (cyclic(k)) that is one of the most general regular distributions. In order to generate local addresses for an array section A(l:h:s) with block-cyclic distribution, efficient compiling methods or run-time methods are required. In this paper, two local address generation methods for the block-cyclic distribution are presented. One is a simple scan method that is modified from the virtual-block scheme. The other is a linear-time ${\Delta}M$ table that contains the local memory access information construction method. This method is simpler than other algorithms for generating a ${\Delta}M$ table. Experimental results show that a simple that a simple scan method has poor performance but a linear-time ${\Delta}M$ table generation method is faster than other algorithms in ${\Delta}M$ table generation time and access time for 10,000 array elements.
In this work, we investigate the statistical properties of gamma exposure rates using well-known analysis methods, such as Autocorrelation Function Analysis(ACF), Rescaled Range Analysis(R/S Analysis), and Detrended Fluctuation Analysis(DFA). Especially, DFA is an important method to reliably detect long-range correlations in non-stationary time series. Our data are measured by Gangneung regional radiation monitoring station over the period of 1998 to 2011. First, we find a crossover indicating two different governing regimes in fluctuations of gamma exposure rates. Within a year, they show a strong long-ranged memory while this property vanishes over the range of time period longer than one year. Second, our finding is very securely supported by a variety of analysis tools. Those tools yield many relevant exponents which satisfies the well known relation between them.
Approximate Frequent pattern mining is to find approximate patterns, not exact frequent patterns with tolerable variations for more efficiency. As the size of database increases, much faster mining techniques are needed to deal with huge databases. Moreover, it is more difficult to discover exact results of mining patterns due to inherent noise or data diversity. In these cases, by mining approximate frequent patterns, more efficient mining can be performed in terms of runtime, memory usage and scalability. In this paper, we study the characteristics of an approximate mining algorithm based on probabilistic technique and run performance evaluation of the efficient approximate frequent pattern mining algorithm. Finally, we analyze the test results for more improvement.
KIPS Transactions on Software and Data Engineering
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v.2
no.6
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pp.383-394
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2013
As a way of augmenting constrained resources of mobile devices such as CPU and memory, many works on mobile cloud computing (MCC), where mobile devices utilize remote resources of cloud services or PCs, have been proposed. Typically, in MCC, many nodes with different operating systems and platform and diverse mobile applications or services are located, and a central manager autonomously performs several management tasks to maintain a consistent level of MCC overall quality. However, as there are a larger number of nodes, mobile applications, and services subscribed by the mobile applications and their interactions are extremely increased, a traditional management method of MCC reveals a fundamental problem of degrading its overall performance due to overloaded management tasks to the central manager, i.e. a bottle neck phenomenon. Therefore, in this paper, we propose a clustering-based optimization method to solve performance-related problems on large-scaled MCC and to stabilize its overall quality. With our proposed method, we can ensure to minimize the management overloads and stabilize the quality of MCC in an active and autonomous way.
During the last decades, other parts of operating systems, storage devices, and media are changed steadily, whereas filesystem is changed little. As data is grown bigger, the number of files to be managed also increases in geometrically. Researches about new filesystem schemes are being done widely to support these files efficiently. In web document search area, there are many researches about finding meaningful documents using semantic search. Many researches tried to apply these schemes, which is been proven in web document search previously, to filesystems. But they've focused only on higher layer of filesystem, that is not related seriously to storage media. Therefore they're not well tuned to physical characteristics of new flash memory based SSD which has different features against traditional HDD. We enhance log structured filesystem, that is already well known to work better in SSD, by putting semantic search scheme to and with multi logging point.
We present AB9, a neural processor for inference acceleration. AB9 consists of a systolic tensor core (STC) neural network accelerator designed to accelerate artificial intelligence applications by exploiting the data reuse and parallelism characteristics inherent in neural networks while providing fast access to large on-chip memory. Complementing the hardware is an intuitive and user-friendly development environment that includes a simulator and an implementation flow that provides a high degree of programmability with a short development time. Along with a 40-TFLOP STC that includes 32k arithmetic units and over 36 MB of on-chip SRAM, our baseline implementation of AB9 consists of a 1-GHz quad-core setup with other various industry-standard peripheral intellectual properties. The acceleration performance and power efficiency were evaluated using YOLOv2, and the results show that AB9 has superior performance and power efficiency to that of a general-purpose graphics processing unit implementation. AB9 has been taped out in the TSMC 28-nm process with a chip size of 17 × 23 ㎟. Delivery is expected later this year.
Journal of the Institute of Electronics Engineers of Korea SC
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v.41
no.1
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pp.25-32
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2004
Nowadays image processing is very useful for some field of traffic applications. The one reason is we can construct the system in a low price, the other is the improvement of hardware processing power, it can be more fast to processing the data. In traffic field, the development of image using system is interesting issue. Because it has the advantage of price of installation and it does not obstruct traffic during the installation. In this study, 1 propose the traffic monitoring system that implement on the embedded system environment. The whole system consists of two main part, one is host controller board, the other is image processing board. The part of host controller board take charge of control the total system interface of external environment, and OSD(On screen display). The part of image processing board takes charge of image input and output using video encoder and decoder, Image classification and memory control of using FPGA, control of mouse signal. And finally, for stable operation of host controller board, uC/OS-II operating system is ported on the board.
Journal of the Institute of Electronics Engineers of Korea SD
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v.48
no.11
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pp.27-33
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2011
Recently many display devices support the digital display interface as display market growth. DisplayPort is a next generation display interface at the PC, projector and high definition content applications in more widely used connection solution development. This paper implements multiple streams based on the behavior of the main link that is suitable for the display port v1.1a standard. The limit point of Displayport, interface between the Sink Device and Sink Device is also implemented. And two or more differential image data are enable to output the result through four Lanes stated in display port v1.1a, of two or more display devices without the addition of a separate Lane. The Multiple Video Streaming Controller is implemented with 6,222 ALUTs and 6,686 register, 999,424 of block memory bits synthesized using Quartus II at Altera Audio/Video Development board (Stratix II GX FPGA Chip).
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[게시일 2004년 10월 1일]
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