• 한국재료학회:학술대회논문집
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• 한국재료학회 1998년도 IUMRS-ICEM ABSTRACT BOOK
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• pp.136.2-136
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• 1998

• 기술혁신연구
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• 제18권2호
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• pp.175-219
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• 2010

기업들에게 다각화 활동은 경쟁에서 살아남고 그들의 성공을 지속시키기 위한 필수적인 수단이기 때문에 지난 30년 동안 산업경제, 전략경영, 네오슘페터주의 학파들에 의해 많은 연구들이 이루어졌다. 그러나 어느 학파도 다각화의 성공과 실패를 포괄적으로 설명할 수 있는 모델을 제시하지는 못하였다. 본 연구는 세 학파들의 연구결과물을 통합하여, 기업 의 기술적 역량과 섹터 고유의 특성을 포함한 이론적 틀을 제시하되, 기술측면을 강조한 네오슘페터주의 관점을 반영하였다. 그리고 그 틀을 이용하여 삼성의 세 가지 다각화 사례를 분석하여 성공과 실패의 주요 원인과 시사점을 찾고자하였다. 사례연구결과, DRAM은 마이크로프로세서보다 TFT-LCD와 더 유사한 섹터 특성을 갖기 때문에 삼성은 마이크로프로세서보다 TFT-LCD로의 다각화가 훨씬 수월하고 성공적이었다. 동일한 이유에서 삼성의 기술 역량은 DRAM 섹터에서 축적된 기술역량을 확장 강화시키는 형태로 발달되었다. 이러한 연구결과는 전략가들이 다각화 방향을 결정할 때 진출하고자 하는 섹터의 특성, 과거 섹터에서 축적된 기업의 기술역량, 기업의 기존 역량 중에서 진출하고자 하는 섹터의 특성과 조화를 이룰 수 있는 역량을 동시에 고려할 때 성공 확률이 높아진다는 교훈을 준다.

• 대한전자공학회논문지SD
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• 제44권2호
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• pp.19-24
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• 2007

최근 대용량 데이터 전송이 이루어지면서 하드웨어의 복잡성과 전력, 가격 등의 이유로 인하여 입력데이터와 클럭을 함께 수신 단으로 전송하는 병렬버스 기법보다는 시리얼 링크 기법이 메모리 인터페이스에 많이 사용되고 있다. 시리얼 링크 기법은 병렬버스 기법과는 달리 클럭을 제외한 데이터 정보만을 수신단으로 보내는 방식이다. 클럭 및 데이터 복원 회로(clock and data recovery 혹은 CDR)는 시리얼 링크의 핵심 블록으로, 본 논문에서는 그래픽 DRAM 인터페이스용의 5.4Gb/s half-rate bang-bang 클럭 및 데이터 복원회로를 설계하였다. 이 회로는 half-rate bang-bang 위상검출기, current-mirror 전하펌프, 이차 루프필터, 및 4단의 차동 링타입 VCO로 구성되었다. 위상 검출기의 내부에서 반 주기로 DeMUX된 데이터를 복원할 수 있게 하였고, 전체 회로의 용이한 검증을 위해 MUX를 연결하여, 수신된 데이터가 제대로 복원이 되는지를 확인하였다. 설계한 회로는 66㎚ CMOS 공정파라미터를 기반으로 설계 및 layout하였고, post-layout 시뮬레이션을 위해 5.4Gb/s의 $2^{13}-1$ PRBS 입력데이터를 사용하였다. 실제 PCB 환경의 유사 기생성분을 포함하여 시뮬레이션 한 결과, 10psRMS 클럭 지터 및 $40ps_{p-p}$ 복원된 데이터 지터 특성을 가지고, 1.8V 단일 전원전압으로부터 약 80mW 전력소모를 보인다.

• 대한전자공학회논문지SD
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• 제47권4호
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• pp.69-74
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• 2010

알루미늄 양극산화(aluminum anodization)의 선택적인 적용을 통하여 DRAM 소자를 위한 새로운 패키지 기판을 제작하였다. 에폭시 계열의 코어(core)와 구리의 적층 형태로 제작되는 일반적인 패키지 기판과는 달리 제안된 패키지 기판은 아래층 알루미늄(aluminum), 중간층 알루미나(alumina, $Al_2O_3$) 그리고 위층 구리(copper)로 구성된다. 알루미늄 기판에 양극산화 공정을 수행함으로써 두꺼운 알루미나를 얻을 수 있으며 이를 패키지 기판의 유전체로 사용할 수 있다. 알루미나층 위에 구리 패턴을 배치함으로써 새로운 2층 금속 구조의 패키지 기판을 완성하게 된다. 또한 알루미늄 양극산화를 선택적인 영역에만 적용하여 내부가 완전히 채워져 있는 비아(via) 구조를 구현할 수 있다. 패키지 설계 시에 비아 인 패드(via in pad) 구조를 적용하여 본딩 패드(bonding pad) 및 볼 패드(ball pad) 상에 비아를 배치하였다. 상기 비아 인 패드 배치 및 2층 금속 구조로 인해 패키지 기판의 배선 설계가 보다 수월해지고 설계 자유도가 향상된다. 새로운 패키지 기판의 주요 설계인자를 분석하고 최적화하기 위하여 테스트 패턴의 2차원 전자기장 시뮬레이션 및 S-파라미터 측정을 진행하였다. 이러한 설계인자를 바탕으로 모든 신호 배선은 우수한 신호 전송을 얻기 위해서 $50{\Omega}$의 특성 임피던스를 가지는 coplanar waveguide(CPW) 및 microstrip 기반의 전송선 구조로 설계되었다. 본 논문에서는 패키지 기판 구조, 설계 방식, 제작 공정 및 측정 등을 포함하여 양극산화 알루미늄 패키지 기판의 특성과 성능을 분석하였다.

• 전자통신동향분석
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• 제8권2호
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• pp.14-31
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• 1993

DRAM은 거의 20여년 동안 반도체산업의 기술 원동력이었으며, 앞으로도 10여년 이상은 계속 그러하리라고 본다. 우리나라의 반도체 산업은 주로 DRAM 부문에 집중되어 있다. '92년에 단일 품목으로 세계 반도체 시장의 약 25%를 점하였으며, 특히 미국에 대한 수출은 약 8억 5천만 달러에 이르는 등 우리나라 수출 및 전자산업에서 차지하는 비중은 대단히 높다. 세계적인 주요 반도체 대기업들은 상호동맹관계를 형성하거나 덤핑제소 등으로 우리의 능력을 약화시키려고 한다. 우리는 이러한 국제적 동향에 능동적이고 적극적으로 대처하여야 한다. 본고는 과기처 특정연구사업으로 미국측에 위탁과제로 수행하고 있는 내용 중에서 현재 세계 반도체산업의 기술추세 및 당면하고 있는 중요한 몇가지 문제점들을 살펴보고 우리가 취해야 할 몇가지 방향을 제시하였다.

• 한국진공학회지
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• 제4권S1호
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• pp.138-144
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• 1995

It is commonly believed that high permittivity materials will be necessary for future high density Gbit DRAMs. In a first part, we explain the choice of SrTiO3 by ECR MOCVD for Gbit-scale DRAMs. In a second part, after describing the ECR MOCVD system and presenting the requirements SrTiO3 thin films should meet for use in Gbit-scale DRAMs, the physical and electrical properties of srTiO3 thi film prepared by ECR MOCVD are then studied. A stacked capacitor technology, suitable for use in 1 Gbit DRAM, and comprising high permittivity SrTiO3 thin films prepared by ECR MOCVD at $450^{\circ}C$ on electron beam and RIE patterned RuO2/TiN storage nodes is finally described.

• 한국정보처리학회논문지
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• 제3권2호
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• pp.407-415
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• 1996

본 논문에서는 프레임 버퍼 액세스 대역폭을 개선하는 두 가지 방안을 제안한다. 첫째 방안은 래스터라이저내에 Span Z Buffer와 Z ＆ Color Buffer를 가지는 SBUFRE라 불리어지는 새로운 래스터라이저이고, 두 번째 방안은 DRAM 내부에 Z값 비교기를 갖는 ZDRAM이다. 이들 방안은 읽기-수정-쓰기 Z 버퍼 비교를 단지 쓰기 동작만으로 바꾸어 주므로 프레임 버퍼 액세스 대역폭을 약 50% 정도 개선한다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 하계종합학술대회 논문집(2)
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• pp.193-196
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• 2002

This paper presents the improvement of the boron penetration and the reverse short channel effect (RSCE) in the 130nm W/WNx/Poly-Si dual gate PMOSFET for a high performance embedded DRAM. In order to suppress the boron penetration, we studied a range in the process heat budget. It has shown that the process heat budget reduction results in suppression of the boron penetration. To suppress the RSCE, we experimented with the halo (large tilt implantation of the same type of impurities as those in the device well) implant condition near the source/drain. It has shown that the low angle of the halo implant results in the suppression of the RSCE. The experiment was supported from two-dimensional(2-D) simulation, TSUPREM4 and MEDICI.

• 반도체디스플레이기술학회지
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• 제14권2호
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• pp.41-45
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• 2015

From 20nm technology node, the finFET has become standard device for ULSI's. However, the finFET process made stacking gate non-volatile memory obsolete. Some reported capacitor-less DRAM structure by utilizing the FBE. We present possible non-volatile memory device structure similar to the dual gate MOSFET. One of the gates is left floating. Since body of the finFET is only 40nm thick, control gate bias can make electron tunneling through the floating gate oxide which sits across the body. For programming, gate is biased to accumulation mode with few volts. Simulation results show that the programming electron current flows at the interface between floating gate oxide and the body. It also shows that the magnitude of the programming current can be easily controlled by the drain voltage. Injected electrons at the floating gate act similar to the body bias which changes the threshold voltage of the device.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2006년도 하계종합학술대회
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• pp.465-466
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• 2006

In this paper, novel analog duty cycle corrector (DCC) with a digital duty error detector is proposed. The digital duty error detector measures the duty error of the clock and converts it into a digital code. This digital code is then used to accurately correct the duty ratio by adaptively steering the charge-pump current. The proposed duty cycle corrector was implemented using an 80nm DRAM process with 1.8V supply voltage. The simulation result shows that the proposed duty cycle corrector improves the settling time up to $70{\sim}80%$ at 500MHz clock frequency for the same duty correction accuracy as the conventional analog DCC.