• 대한전자공학회논문지SD
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• 제38권8호
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• pp.54-61
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• 2001

High-bandwidth DRAM을 위해 1Gb/s의 데이터 전송률까지 동작하고 그 출력 전압 스윙이 온도와 전원 전압(VDD) 변동에 무관한 CMOS open-drain 출력 구조 회로를 설계하였다. 출력 구동 회로는 여섯 개의 binary-weighted NMOS 트랜지스터로 구성되는데, 이 여섯 개 중에서 ON시킬 current control register의 내용은 추가 호로 없이 DRAM 칩에 존재하는 auto refresh 신호를 이용하여 새롭게 수정하였다. Auto refresh 시간 구간동안 current control register를 수정하는데, 이 시간 구간동안 부궤환 (negative feedback) 동작에 의해 low level 출력 전압($V_OL$)이 저전압 밴드갭 기준전압 발생기(bandgap reference voltage generator)에 의해서 만들어진 기준전압($V_{OL.ref}$)과도 같도록 유지된다. 테스트 칩은 1Gb/s의 데이터 전송률까지 성공적으로 동작하였다. 온도 $20^{\circ}C$~$90^{\circ}C$, 전원 전압 2.25V~2.75V영역에서 최악의 경우 제안된 출력 구동 회로의 $V_{OL.ref}$와 $V_OL$의 변동은 각각 2.5%와 725%로 측정된 반면, 기존의 출력 구동 회로의 $V_OL$의 변동은 같은 온도의 전원 접압의 영역에 대해 24%로 측정되었다.

• 전자공학회논문지A
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• 제30A권1호
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• pp.8-15
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• 1993

A concrete disign of memory circuit is presented aiming at the application of sliding diagonal test patterns. A modification of sliding diagonal test pattern includes the complexity reduction from O(n$^{32}$) to O(n) using parallel test memory concept. The control circuit design was based on delay-element, and verified via logic and circuit simulation. Area overhead was evaluated based on physical layout using a 0.7 micron design rule resulting in about 1% area increase for a typical 16Mbit DRAM.

• 디지털콘텐츠
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• 7호통권86호
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• pp.70-73
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• 2000

1Kbit DRAM, 최초의 마이크로프로세서 Intel 4004가 1970년대 처음으로 세상에 나온지 약 30년이 경과되었다. 4004는 4비트 프로세서로 집적 트랜지스터 수 2,300개, 동작 주파수 750KHz, 16핀으로 내장되었다. 이 시점에서 누가 현재의 고성능 프로세서의 출현을 예측이나 했을까 4비트에는 있는데, 하나의 프로세서가 한개의 침에 탑재되어 실용화되어, 원칩 프로세서가 스타트를 끊었던 것이다. 오늘날의 DEC Alpha21264에는 1,520만개의 트랜지스터를 집적해서 600Mhz 587핀으로 내장되었다. 이러한 발전의 원동력은 반도체 집적회로의 기술의 비약적인 발전은 물론, 계산기 아키텍처, 컴파일러, OS등을 완수하는 역할도 대단히 크다. 본 원고에서는 주로 1990년대의 계산기 아키텍처의 변천을 살펴보고 향후 10년의 발전을 전망하려 한다.

• 대한전자공학회논문지SD
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• 제47권6호
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• pp.13-21
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• 2010

본 논문에서는 가변 펌핑 클록 주파수를 이용한 모바일 D랩용 고효율 승압 전압 발생기를 제안한다. 제안된 승압 전압 발생기는 효율을 높이기 위해서 3단 Cross-coupled 점하 펌프를 사용하였으며, 또한 최종 출력 전압의 승압 시간을 줄이기 위해 기존의 승압 전압 발생기에서 사용되는 고정된 펌핑 클록 주파수 대신 전압 제어 발생기를 사용하여 펌핑 클록 주파수을 가변하였다. 따라서 제안된 승압 전압 발생기는 1.2 V 전원 전압, 최대 2 mA의 부하 전류, 1 nF의 부하 캐퍼시터 조건에서 24.0-${\mu}s$안에 3.0 V의 최종 출력 전압을 승압할 수 있다. 실험 결과 제안된 승압 전압 발생기는 에너지 소비를 26% (1573 nJ $\rightarrow$ 1162 nJ), 승압 시간을 29% (33.7-${\mu}s$ $\rightarrow$ 24.0-${\mu}s$) 감소시켰다. 따라서 제안된 승압 전압 발생기를 사용함으로써, 높은 에너지 효율과 빠른 승압을 동시에 구현할 수 있다.

• 한국진공학회지
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• 제2권2호
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• pp.246-254
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• 1993

DRAM 커패시터에서 축정용량을 증대시키기 위한 기초연구로서 2가지 방법을 시도하였다. 첫째로, 커패시터의 유효 표면적을 증대시키기 위해 HSG(hemispherical grain)와 rugged 형태의 표면형상을 갖는 폴리실리콘 전극을 저압 화학기상증착법을 이용하여 제잘하였다. 그 결과 기존의 평평한 폴리실리콘 전극에 비하여 유효면적이 증대된 폴리실리콘 전극이 형성되었다. 둘째로, 고유 전상수를 갖는 $Ta_2O_5$ 박막을 각각의 전극에 플라즈마 화학기상증착법으로 증착시키고 후열처리한 후 전기적 특성변화를 조사하였다. MIS(metal-insulator-semiconductor) 구조의 커패시터를 제작하여 전기적 특성을 측정한 결과, HSG와 rugged 형상의 표면을 갖는 전극에서 기존의 평평한 표면을 갖는 전극에 비하여 축전용량은 1.2~1.5배까지 증대하였으나, 주설전류는 표면적의 증가에 따라 함께 증가함을 보였다. TDDB 특성에서도 HSG와 rugged 형상의 표면을 갖는 전극들이 평평한 표면형상에 비하여 더 열화되었음을 보여주었다. 이상과 같은 결과는 $Ta_2O_5$ 유전박막을 이용한 차세대 DRAB 커패시터 연구에 기초자료로 이용될 수 있을 것으로 본다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2010년도 춘계학술대회
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• pp.490-492
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• 2010

Center-tapped termination을 가진 stub series-termination logic (SSTL) 채널을 지원하기 위한 전압모드 송신단을 제안한다. 제안하는 송신단은 진단 모드를 지원하고 신호보전성을 향상시키기 위해 출력레벨 조절수단을 가지며, 가변 병렬 터미네이션을 사용하여 swing level을 조절하는 동안 송신단의 출력 저항을 일정하게 유지시켜준다. 또한 제안하는 송신단의 off-chip 저항은 기생 캐패시터, 인덕터에 의한 termination의 임피던스 부정합을 줄여준다. 제안된 송신단을 검증하기 위해서 $50{\Omega}$의 출력저항을 유지하면서 8-레벨의 출력을 제공하는 전압모드 송신단을 1.5V의 70nm 1-poly 3-metal DRAM공정을 이용하여 구현하였다. 수신단 termination이 존재하지 않는 SSTL 채널에서 제안하는출력레벨 조절이 가능한 송신단을 이용함으로 1.6-Gb/s에서 54%의 jitter 감소가 측정되었다.

• 한국인터넷방송통신학회논문지
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• 제20권1호
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• pp.193-198
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• 2020

컨볼루셔널 뉴럴 네트워크 기술의 다양한 활용은 컴퓨팅 분야의 발전을 가속화하고 있으나, 이에 대한 반대급부로 심각한 하드웨어 성능 부족을 초래하고 있다. 그 대응책으로 뉴럴 네트워크 가속기, 차세대 메모리 소자 기술, 그리고 고대역폭 메모리 구조 등이 제안되었으나, 이들은 각각 범용성, 기술 성숙도, 그리고 높은 비용의 문제를 야기하여 적극적으로 도입되기 어려운 실정이다. 따라서 현재의 하드웨어 범용성을 그대로 유지하면서도 컨볼루셔널 뉴럴 네트워크 기술의 성능을 증대시킬 수 있는 방안이 필요하다. 본 연구는 메인메모리 내부에서 리프레쉬 동작이 수행되는 상황에서도 미리 저장된 XOR 비트 값을 사용하여 리프레쉬 동작의 종료 시점까지 대기하지 않아도 읽기 동작을 완료할 수 있는 DRAM 기반 메인메모리 기술을 제안한다. 실험 결과 제안 기법은 5.8%의 수행 속도 향상 및 1.2%의 에너지 절감, 그리고 10.6%의 EDP 향상을 보여주었다.

• 한국정보통신학회논문지
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• 제9권7호
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• pp.1491-1496
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• 2005

[ $Pb_{0.72}La_{0.28}TiO_3$ ] (PLT(28)) 박막을 sol-gel 법을 이용하여 제작한 후, 그 특성을 조사하여 ULSI DRAM 의 캐패시터 절연막으로서의 적용 가능성을 연구하였다. Sol-gel 법의 출발 물질로는 acetate 계를 사용하였다. TGA-DTA 분석을 통하여 PLT(28) 박막의 sol-gel 법에 의한 공정 조건을 확립하였다. 매 coating 후 $350^{\circ}C$ 에서 drying 하고, 마지막으로 $650^{\circ}C$ 에서 annealing 하여 $100\%$ perovskite 구조를 가지는 치밀하고 crack 이 없는 PLT(28) 박막을 얻었다. $Pt/Ti/SiO_2/Si$ 기판 위에 PLT(28) 박막을 형성하여 전기적 특성을 측정하였다. 그 결과 유전 상수와 누설전류밀도가 각각 936 과 $1.1{\mu}A/cm^2$ 으로 측정되었다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2005년도 추계종합학술대회
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• pp.865-868
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• 2005

$Pb_{0.72}La_{0.28}TiO_3$ (PLT(28)) 박막을 sol-gel 법을 이용하여 제작한 후, 그 특성을 조사하여 ULSI DRAM 의 캐패시터 절연막으로서의 적용 가능성을 연구하였다. Sol-gel 법의 출발 물질로는 acetate계를 사용하였다. TGA-DTA 분석을 통하여 PLT(28) 박막의 sol-gel 법에 의한 공정 조건을 확립하였다. 매 coating 후 350$^{\circ}C$에서 drying 하고, 마지막으로 650$^{\circ}C$에서 annealing 하여 100% perovskite 구조를 가지는 치밀하고 crack 이 없는 PLT(28) 박막을 얻었다. Pt/Ti/SiO$_2$/Si 기판 위에 PLT(28) 박막을 형성하여 전기적 특성을 측정하였다. 그 결과 유전 상수와 누설전류밀도가 각각 936 과 1.1${\mu}$A/cm$^2$ 으로 측정되었다.

• IT SoC Magazine
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• 통권5호
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• pp.30-34
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• 2005

전체 반도체 시장이 연평균 10.7% 성장할 것으로 예측되고 있는 중, DRAM과 Flash가 메모리반도체 시장을 주도적으로 끌어나갈 것으로 예상되며 SoC 분야에서는 Digital Signal Processor (DSP), General Purpose Logic, Standard Linear가 시장을 주도적으로 이끌어 나갈 것으로 점쳐진다. 특히 General Purpose Logic은 SoC 전체에서 가장 높은 13.6%의 성장을 기록하면서 전체 반도체 시장에서 차지하는 비중도 5.9%에서 6.9%로 1% 상승하여 빠른 성장을 보이면서 시장 내의 비중이 제고될 것으로 예상된다