In this paper, an energy-efficient 11.49-bit successive approximation register (SAR) capacitance-to-digital converter (CDC) for capacitive sensors with a figure of merit (FoM) of 31.6 pJ/conversion-step is presented. The CDC employs a SAR algorithm to obtain low power consumption and a simplified structure. The proposed circuit uses a capacitive sensing amplifier (CSA) and a dynamic latch comparator to achieve parasitic capacitance-insensitive operation. The CSA adopts a correlated double sampling (CDS) technique to reduce flicker (1/f) noise to achieve low-noise characteristics. The SAR algorithm is implemented in dual operating mode, using an 8-bit coarse programmable capacitor array in the capacitance-domain and an 8-bit R-2R digital-to-analog converter (DAC) in the charge-domain. The proposed CDC achieves a wide input capacitance range of 29.4 pF and a high resolution of 0.449 fF. The CDC is fabricated in a $0.18-{\mu}m$ 1P6M complementary metal-oxide-semiconductor (CMOS) process with an active area of 0.55 mm2. The total power consumption of the CDC is $86.4{\mu}W$ with a 1.8-V supply. The SAR CDC achieves a measured 11.49-bit resolution within a conversion time of 1.025 ms and an energy-efficiency FoM of 31.6 pJ/step.
본 논문은 고 해상도 및 저 전력을 가지는 시그마-델타 D/A(Digital-to-Analog) 컨버터를 구현하였다. A/D 컨버터의 출력을 채널당 1비트씩 입력 받아 LJ, RJ, I2S 모드와 비트 모드에 따라서 입력 데이터를 재구성한다. D/A 컨버터는 HBF(Half Band Filter)와 Hold, 5차 CIFB Sigma-Delta 변조기를 통과하여 원래의 아날로그 신호로 복원한다. 면적과 전력, 성능을 고려하여 곱셈 연산 대신 덧셈 연산을 반복 사용하였다. 또한, 비슷한 구조의 HBF 3개를 하나의 블록으로 구성하였고, sinc 필터 대신에 샘플-홀드 블록을 사용하여, 면적을 감소시키는 간략한 D/A 구조를 제안하였다. 블록안의 각 필터들은 매트랩 툴을 이용하여 특성을 평가하였다. 전체 블록은 Top-down 설계 방식을 사용하여, Verilog 언어로 설계하였다. 설계된 블록은 Samsung 0.35um CMOS 표준 셀 라이브러리를 사용해 칩으로 제작되었다. 칩의 면적은 1500 * 1500um 이다.
본 논문에서는 비대칭 펄스 폭 변조 파워-앰프를 갖는 스테레오 오디오 디지털-아날로그 변환기를 제안한다. 고 전력 오디오 기기에 주로 사용되던 class-D 증폭기를 헤드폰 응용에 적용하기 위하여, 증폭기가 디지털-아날로그 변환기와 한 칩으로 집적화될 때에 발생되는 채널 간 간섭에 의한 잡음을 분석하고 이 영향을 줄이기 위한 시그마-델타 변조기의 최적화 방안을 제시하였다. 또한, 비대칭 구조의 펄스 폭 변조 방식이 파워-앰프 단에서 발생되는 스위칭 노이즈와 전력 손실을 줄이기 위하여 구현되었다. 제안된 구조들은 0.13-mm CMOS 공정을 통해 설계 제작되었다. 제안된 오디오 디지털-아날로그 변환기는 단일 출력을 가진 파워-앰프를 포함하여 4.4-mW를 소모하면서 다이나믹-레인지 95-dB를 확보하였다.
본 논문에서는 UWB(Ultra Wide Band)통신시스템을 위한 1.8V 8-bit 500MSPS의 D/A 변환기를 제안한다. 전체적인 D/A 변환기의 구조는 높은 선형성과 낮은 글리치 특성을 갖는 상위 6-MSB(Most Significant Bit) 전류원 매트릭스(Current Cell Matrix)와 하위 2-LSB(Least Significant Bit) 전류원 매트릭스로 구성된 2단 매트릭스 구조로 설계하였다. 또한 동일한 지연시간을 갖는 Thermometer Decoder와 고속 동작에서 전력을 최소화하기 위한 저 전력 스위칭 디코더(Current Switching Decoder Cell)를 제안함으로서 D/A 변환기의 고속 동작에서 성능을 향상시켰다 설계된 DAC는 1.8V의 공급전압을 가지는 TSMC $0.18{\mu}m$ 1-poly 6-metal N-well CMOS 공정으로 제작되었으며, 제작된 D/A 변환기의 측정결과, 매우 우수한 동적성능을 확인하였다. 500MHz 샘플링 클럭 주파수와 50MHz의 출력신호에서 SFDR은 약 49dB, INL과 DNL은 각각 0.9LSB, 0.3LSB 이하로 나타났으며, 이 때의 전력소비는 약 20mW로 기존의 8-bit D/A변환기에 비해 매우 낮음을 확인 할 수 있었다 D/A 변환기의 유효 칩 면적은 $0.63mm^2(900um{\times}700um)$이다.
This paper describes a 8bit 10MS/s low power pipelined analog-to-digital converter(ADC). To reduce power consumption in proposed ADC, a high gain op-amp that consumes large power in MDAC(multiplying DAC) of conventional pipelined ADC is replaced with simple comparator and current sources. Moreover, differential charge transfer amplifier technique with latch in the sub-ADC reduces the power consumption to less than half compared with the conventional sub-ADC which use high speed comparator. The proposed ADC shows the power consumption of 1.8mW at supply voltage of 1.8V. This proposed ADC is suitable to apply to the portable display device. The circuit was implemented with 0.18um CMOS technology and the core size of circuit is 2.5mm${\times}$1mm.
In the paper, a wireless charger with the function of auto-shutdown for fully implantale middle ear hearing devices (F-IMEHD) has been designed. The wireless charger can communicate with an implant module to be turned off automatically shutdown after an internal rechargeable battery has been fully-charged by electromagnetic coupling using two coils. For the communication with an implant module, the wireless charger uses the load shift keying (LSK) method. But, the variation of the mutual inductance due to the different distance between two coils can cause the communication error in receiving the fully-charged signal from an implant module. To solve the problem, the implemented wireless charger has a variable reference generator for LSK communication. The wireless charger generates proper level of the reference voltage for a comparator using an ADC (analog-to-digital converter) and a DAC (digital-to-analog converter). Through the result of experiment, it has been confirmed that the presented wireless charger can detect signals from implantable module. And wireless charger can stop generating electromagnetic flux after an implanted battery has been fully charged in spite of variable coil distance according to different skin thickness.
본 논문은 센서 노드 응용을 위한 1MS/s의 샘플링 속도를 가지는 저전력 8비트 비동기 축차근사형(successive approximation register, SAR) 아날로그-디지털 변환기(analog-to-digital converter, ADC)를 제안한다. 이 ADC는 선형성을 개선하기 위해 부트스트랩 스위치를 사용하며, 공통모드 전압(Common-mode voltage, VCM) 기반의 커패시터 디지털-아날로그 변환기 (capacitor digital-to-analog converter, CDAC) 스위칭 기법을 적용하여 DAC의 전력 소모와 면적을 줄인다. 외부 클럭에 동기화해서 동작하는 기존 동기 방식의 SAR ADC는 샘플링 속도보다 빠른 클럭의 사용으로 인해 전력 소비가 커지는 단점을 가지며 이는 내부 비교를 비동기 방식으로 처리하는 비동기 SAR ADC 구조를 사용하여 해결할 수 있다. 또한, 낮은 해상도의 설계에서 발생하는 큰 디지털 전력 소모를 줄이기 위해 동적 논리 회로를 사용하여 SAR 로직를 설계하였다. 제안된 회로는 180nm CMOS 공정으로 시뮬레이션을 수행하였으며, 1.8V 전원전압과 1MS/s의 샘플링 속도에서 46.06𝜇W의 전력을 소비하고, 49.76dB의 신호 대 잡음 및 왜곡 비율(signal-to-noise and distortion ratio, SNDR)과 7.9738bit의 유효 비트 수(effective number of bits, ENOB)를 달성하였으며 183.2fJ/conv-step의 성능 지수(figure-of-merit, FoM)를 얻었다. 시뮬레이션으로 측정된 차동 비선형성(differential non-linearity, DNL)과 적분 비선형성(integral non-linearity, INL)은 각각 +0.186/-0.157 LSB와 +0.111/-0.169 LSB이다.
한국정보디스플레이학회 2007년도 7th International Meeting on Information Display 제7권1호
/
pp.833-836
/
2007
A low power and small area source driver using LTPS TFTs is proposed for mobile applications. This source driver adopts level shifter with holding latch function and new R-to-R type digital-to-analog converter (DAC). The power consumption and layout area of the proposed source driver are reduced by 23% and 25% for 16M colors and qVGA AM-OLED panel, respectively.
Journal of information and communication convergence engineering
/
제10권2호
/
pp.194-199
/
2012
This paper proposes a novel scheme of a gray scale fingerprint image for a high-accuracy capacitive sensor chip. The conventional grayscale image scheme uses a digital-to-analog converter (DAC) of a large-scale layout or charge-pump circuit with high power consumption and complexity by a global clock signal. A modified capacitive detection circuit for the charge sharing scheme is proposed, which uses a down literal circuit (DLC) with a floating-gate metal-oxide semiconductor transistor (FGMOS) based on a neuron model. The detection circuit is designed and simulated in a 3.3 V, 0.35 ${\mu}m$ standard CMOS process. Because the proposed circuit does not need a comparator and peripheral circuits, the pixel layout size can be reduced and the image resolution can be improved.
한국항해항만학회 2006년도 International Symposium on GPS/GNSS Vol.2
/
pp.411-414
/
2006
본 논문은 다양한 GPS 재밍대응 기술 중에서 안테나 기반의 CRPA(Controlled Reception Pattern Antenna) 시스템에 관한 소개 및 안테나의 널(null) 패턴 합성에 필요한 핵심 모듈인 디지털 I/Q 벡터모듈레이터(Vector Modulator)를 이용한 GPS용 $2{\times}2$ CRPA 패턴 제어방법에 관한 연구 내용이다. 일반적으로 시스템에서 미리 결정된 방향으로 만들어진 안테나 빔을 이용한 위상배열안테나(phased array antenna)와는 달리 CRPA 구조의 GPS 위성수신용 적응배열안테나(adaptive array antenna)는 각 안테나 소자(element)로부터 수신된 신호들을 실시간으로 해석하여, GPS 배열 안테나의 패턴 특성을 제어한다. 본 연구에서는 $2{\times}2$ 배열 정사각(square) 구조의 CRPA를 채택했으며, 재밍신호 방향으로 널(null) 패턴을 합성하기 위한 방법으로 PC에서 제어 가능한 DAC(Digital to Analog Converter)을 이용하여 I/Q 벡터모듈레이터로 인가되는 RF신호의 위상(phase) 및 진폭(amplitude)을 조절한다. 이때 원하는 널(null) 패턴이 합성되도록 네 개의 각 안테나 소자 쪽으로 8채널의 복소가중치(complex weight)를 인가한다.
본 웹사이트에 게시된 이메일 주소가 전자우편 수집 프로그램이나
그 밖의 기술적 장치를 이용하여 무단으로 수집되는 것을 거부하며,
이를 위반시 정보통신망법에 의해 형사 처벌됨을 유념하시기 바랍니다.
[게시일 2004년 10월 1일]
이용약관
제 1 장 총칙
제 1 조 (목적)
이 이용약관은 KoreaScience 홈페이지(이하 “당 사이트”)에서 제공하는 인터넷 서비스(이하 '서비스')의 가입조건 및 이용에 관한 제반 사항과 기타 필요한 사항을 구체적으로 규정함을 목적으로 합니다.
제 2 조 (용어의 정의)
① "이용자"라 함은 당 사이트에 접속하여 이 약관에 따라 당 사이트가 제공하는 서비스를 받는 회원 및 비회원을
말합니다.
② "회원"이라 함은 서비스를 이용하기 위하여 당 사이트에 개인정보를 제공하여 아이디(ID)와 비밀번호를 부여
받은 자를 말합니다.
③ "회원 아이디(ID)"라 함은 회원의 식별 및 서비스 이용을 위하여 자신이 선정한 문자 및 숫자의 조합을
말합니다.
④ "비밀번호(패스워드)"라 함은 회원이 자신의 비밀보호를 위하여 선정한 문자 및 숫자의 조합을 말합니다.
제 3 조 (이용약관의 효력 및 변경)
① 이 약관은 당 사이트에 게시하거나 기타의 방법으로 회원에게 공지함으로써 효력이 발생합니다.
② 당 사이트는 이 약관을 개정할 경우에 적용일자 및 개정사유를 명시하여 현행 약관과 함께 당 사이트의
초기화면에 그 적용일자 7일 이전부터 적용일자 전일까지 공지합니다. 다만, 회원에게 불리하게 약관내용을
변경하는 경우에는 최소한 30일 이상의 사전 유예기간을 두고 공지합니다. 이 경우 당 사이트는 개정 전
내용과 개정 후 내용을 명확하게 비교하여 이용자가 알기 쉽도록 표시합니다.
제 4 조(약관 외 준칙)
① 이 약관은 당 사이트가 제공하는 서비스에 관한 이용안내와 함께 적용됩니다.
② 이 약관에 명시되지 아니한 사항은 관계법령의 규정이 적용됩니다.
제 2 장 이용계약의 체결
제 5 조 (이용계약의 성립 등)
① 이용계약은 이용고객이 당 사이트가 정한 약관에 「동의합니다」를 선택하고, 당 사이트가 정한
온라인신청양식을 작성하여 서비스 이용을 신청한 후, 당 사이트가 이를 승낙함으로써 성립합니다.
② 제1항의 승낙은 당 사이트가 제공하는 과학기술정보검색, 맞춤정보, 서지정보 등 다른 서비스의 이용승낙을
포함합니다.
제 6 조 (회원가입)
서비스를 이용하고자 하는 고객은 당 사이트에서 정한 회원가입양식에 개인정보를 기재하여 가입을 하여야 합니다.
제 7 조 (개인정보의 보호 및 사용)
당 사이트는 관계법령이 정하는 바에 따라 회원 등록정보를 포함한 회원의 개인정보를 보호하기 위해 노력합니다. 회원 개인정보의 보호 및 사용에 대해서는 관련법령 및 당 사이트의 개인정보 보호정책이 적용됩니다.
제 8 조 (이용 신청의 승낙과 제한)
① 당 사이트는 제6조의 규정에 의한 이용신청고객에 대하여 서비스 이용을 승낙합니다.
② 당 사이트는 아래사항에 해당하는 경우에 대해서 승낙하지 아니 합니다.
- 이용계약 신청서의 내용을 허위로 기재한 경우
- 기타 규정한 제반사항을 위반하며 신청하는 경우
제 9 조 (회원 ID 부여 및 변경 등)
① 당 사이트는 이용고객에 대하여 약관에 정하는 바에 따라 자신이 선정한 회원 ID를 부여합니다.
② 회원 ID는 원칙적으로 변경이 불가하며 부득이한 사유로 인하여 변경 하고자 하는 경우에는 해당 ID를
해지하고 재가입해야 합니다.
③ 기타 회원 개인정보 관리 및 변경 등에 관한 사항은 서비스별 안내에 정하는 바에 의합니다.
제 3 장 계약 당사자의 의무
제 10 조 (KISTI의 의무)
① 당 사이트는 이용고객이 희망한 서비스 제공 개시일에 특별한 사정이 없는 한 서비스를 이용할 수 있도록
하여야 합니다.
② 당 사이트는 개인정보 보호를 위해 보안시스템을 구축하며 개인정보 보호정책을 공시하고 준수합니다.
③ 당 사이트는 회원으로부터 제기되는 의견이나 불만이 정당하다고 객관적으로 인정될 경우에는 적절한 절차를
거쳐 즉시 처리하여야 합니다. 다만, 즉시 처리가 곤란한 경우는 회원에게 그 사유와 처리일정을 통보하여야
합니다.
제 11 조 (회원의 의무)
① 이용자는 회원가입 신청 또는 회원정보 변경 시 실명으로 모든 사항을 사실에 근거하여 작성하여야 하며,
허위 또는 타인의 정보를 등록할 경우 일체의 권리를 주장할 수 없습니다.
② 당 사이트가 관계법령 및 개인정보 보호정책에 의거하여 그 책임을 지는 경우를 제외하고 회원에게 부여된
ID의 비밀번호 관리소홀, 부정사용에 의하여 발생하는 모든 결과에 대한 책임은 회원에게 있습니다.
③ 회원은 당 사이트 및 제 3자의 지적 재산권을 침해해서는 안 됩니다.
제 4 장 서비스의 이용
제 12 조 (서비스 이용 시간)
① 서비스 이용은 당 사이트의 업무상 또는 기술상 특별한 지장이 없는 한 연중무휴, 1일 24시간 운영을
원칙으로 합니다. 단, 당 사이트는 시스템 정기점검, 증설 및 교체를 위해 당 사이트가 정한 날이나 시간에
서비스를 일시 중단할 수 있으며, 예정되어 있는 작업으로 인한 서비스 일시중단은 당 사이트 홈페이지를
통해 사전에 공지합니다.
② 당 사이트는 서비스를 특정범위로 분할하여 각 범위별로 이용가능시간을 별도로 지정할 수 있습니다. 다만
이 경우 그 내용을 공지합니다.
제 13 조 (홈페이지 저작권)
① NDSL에서 제공하는 모든 저작물의 저작권은 원저작자에게 있으며, KISTI는 복제/배포/전송권을 확보하고
있습니다.
② NDSL에서 제공하는 콘텐츠를 상업적 및 기타 영리목적으로 복제/배포/전송할 경우 사전에 KISTI의 허락을
받아야 합니다.
③ NDSL에서 제공하는 콘텐츠를 보도, 비평, 교육, 연구 등을 위하여 정당한 범위 안에서 공정한 관행에
합치되게 인용할 수 있습니다.
④ NDSL에서 제공하는 콘텐츠를 무단 복제, 전송, 배포 기타 저작권법에 위반되는 방법으로 이용할 경우
저작권법 제136조에 따라 5년 이하의 징역 또는 5천만 원 이하의 벌금에 처해질 수 있습니다.
제 14 조 (유료서비스)
① 당 사이트 및 협력기관이 정한 유료서비스(원문복사 등)는 별도로 정해진 바에 따르며, 변경사항은 시행 전에
당 사이트 홈페이지를 통하여 회원에게 공지합니다.
② 유료서비스를 이용하려는 회원은 정해진 요금체계에 따라 요금을 납부해야 합니다.
제 5 장 계약 해지 및 이용 제한
제 15 조 (계약 해지)
회원이 이용계약을 해지하고자 하는 때에는 [가입해지] 메뉴를 이용해 직접 해지해야 합니다.
제 16 조 (서비스 이용제한)
① 당 사이트는 회원이 서비스 이용내용에 있어서 본 약관 제 11조 내용을 위반하거나, 다음 각 호에 해당하는
경우 서비스 이용을 제한할 수 있습니다.
- 2년 이상 서비스를 이용한 적이 없는 경우
- 기타 정상적인 서비스 운영에 방해가 될 경우
② 상기 이용제한 규정에 따라 서비스를 이용하는 회원에게 서비스 이용에 대하여 별도 공지 없이 서비스 이용의
일시정지, 이용계약 해지 할 수 있습니다.
제 17 조 (전자우편주소 수집 금지)
회원은 전자우편주소 추출기 등을 이용하여 전자우편주소를 수집 또는 제3자에게 제공할 수 없습니다.
제 6 장 손해배상 및 기타사항
제 18 조 (손해배상)
당 사이트는 무료로 제공되는 서비스와 관련하여 회원에게 어떠한 손해가 발생하더라도 당 사이트가 고의 또는 과실로 인한 손해발생을 제외하고는 이에 대하여 책임을 부담하지 아니합니다.
제 19 조 (관할 법원)
서비스 이용으로 발생한 분쟁에 대해 소송이 제기되는 경우 민사 소송법상의 관할 법원에 제기합니다.
[부 칙]
1. (시행일) 이 약관은 2016년 9월 5일부터 적용되며, 종전 약관은 본 약관으로 대체되며, 개정된 약관의 적용일 이전 가입자도 개정된 약관의 적용을 받습니다.