소프트웨어의 규모가 커지면서 시스템 기능 테스트 단계에 일일이 원시코드를 참조하면서 테스트하는 것은 현실적으로 불가능하다. 따라서 시스템 테스트 단계에서 다양한 요구명세 정보들을 이용하는 블랙박스 테스트 방법들이 많이 연구되고 있다. 테스트 기법에 활용한 요구명세는 시스템을 표현하는 기술 방법과 의미의 차이로 인해 테스트 케이스와 커버리지가 크게 달라서 테스트 계획 단계에서 테스트 기법과 그 기법의 적용 결과에 대해 깊이 고려해야 한다. 이러한 필요성으로 인해 본 연구에서는 다양한 블랙박스 테스트 기법들에 대한 실험과 그 결과에 대해 논하였다. 기법의 특성이 미치는 테스트 결과를 분석하고 평가하기 위해 객체지향 시스템의 명세와 모델링 기법으로 가장 잘 알려진 UML을 이용한 테스트 기법을 포함하여 다섯 가지의 블랙박스 테스트 기법을 실행하고 비교하였다. 그리고 다섯 가지 기법들을 서로 다른 두 응용 시스템에 적용하였고 그 결과로 추출된 테스트 케이스의 커버리지를 분석하였다.
Model-based test, a well-known method of the black box tests, is consisted of the following four steps : model construction using requirement, test case generation from the model, execution of a SUT (software under test) and detection failures. Among models constructed in the first step, state-based models such as UML standard State Machine are commonly used to design event-based embedded systems (e.g., weapon control systems). To generate test cases from state-based models in the next step, coverage-based techniques such as state coverage and transition coverage are used. Round-trip path coverage technique using W-Method, one of coverage-based techniques, is known as more effective method than others. However it has a limitation of low failure observability because the W-Method technique terminates a testing process when arrivals meet states already visited and it is hard to decide the current state is completely same or not with the previous in the case like the GUI environment. In other words, there can exist unrevealed faults. Therefore, this study suggests a Extended W-Method. The Extended W-Method extends the round-trip path to a final state to improve failure observability. In this paper, we compare effectiveness and efficiency with requirement-item-based technique, W-Method and our Extended W-Method. The result shows that our technique can detect five and two more faults respectively and has the performance of 28 % and 42 % higher failure detection probability than the requirement-item-based and W-Method techniques, respectively.
JSTS:Journal of Semiconductor Technology and Science
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제14권5호
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pp.640-648
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2014
Excessive power dissipation is one of the major issues in the testing of VLSI systems. Many techniques are proposed for scan test, but there are not so many for logic BIST because of its unmanageable randomness. This paper presents a novel low switching activity BIST scheme that reduces toggle frequency in the majority of scan chain inputs while allowing a small portion of scan chains to receive pseudorandom test data. Reducing toggle frequency in the scan chain inputs can reduce test power but may result in fault coverage loss. Allowing a small portion of scan chains to receive pseudorandom test data can make better uniform distribution of 0 and 1 and improve test effectiveness significantly. When compared with existing methods, experimental results on larger benchmark circuits of ISCAS'89 show that the proposed strategy can not only reduce significantly switching activity in circuits under test but also achieve high fault coverage.
최근 소프트웨어 신뢰성을 평가하기 위해 신뢰성 측도와 커버리지 간의 관계가 연구되고 있다. 특히 커버리지에 기반한 소프트웨어 신뢰성 성장 모델에서 평균치 함수는 소프트웨어의 신뢰성 성장을 나타내는데 매우 중요한 역할을 한다. 본 논문은 커버리지에 기반한 기존 모형들의 문제점을 평균치 함수와 그 모형이 근거하는 가정을 바탕으로 파악하고, 그 문제점을 해결하기 위한 새로운 평균치 함수를 제안한다. 제안된 새로운 평균치 함수는 불완전 결함 발견과 구문의 반복 실행이 허용되는 일반적인 테스팅 환경에서 도출된 결과이다. 마지막으로 실제 데이터에 제안된 모형을 적용하여 그 성능을 평가한다.
Test scenarios can be derived based on some system models for requirements validation purposes. Model-based test suite reduction aims to provide a smaller set of test scenarios which can preserve the original test coverage with respect to some testing criteria. We are proposing to apply Formal Concept Analysis (FCA) in analyzing the association between a set of test scenarios and a set of transitions specified in a state machine model. By utilizing the properties of concept lattice, we are able to determine incrementally a minimal set of test scenarios with adequate test coverage.
As the result of enhancement of CAD, Design Automation and manufacturing technology, it's on the increasing complexity, integration ratio, data signals, and pin count to IC chips. This brings about difficulties of testing, and incresing test time. Now One of the most cost-consuming procedure as integration ratio increases is the testing step. In this paper, we propose a new method, “Efficient TP(test point) assignment algorithm” using “input grouping”, This is helpful method to reducing test length without losing fault coverage. Experimental results show that proposed method reduces test length remarkably and doesn't miss fault coverage, with low hardware overhead Increasing.
통신 프로토콜의 적합성 시험은 구현된 프로토콜이 표준규격과 동일하게 구현되었는지를 검사하는 과정을 말한다. 생성된 시험 항목이 어느 정도의 오류를 발견해 낼 수 있는지를 평가함으로써 적합성 시험의 효율성을 평가하는 하나의 기준으로 사용될 수 있다. 시험 항목의 오류 발견 능력의 평가 방법은 주로 수학적 평가 방법과 시뮬레이션을 이용한 연구가 이루어져 왔다. 본 논문에서는 기존 평가 방법의 문제점을 지적하고 오류 모델을 사용하여 생성된 시험항목에 대한 새로운 오류 발견 평가 모델을 제시하였다. 그리고 제안된 평가 모델을 기존의 방법과 비교, 분석하여 타당성을 입증하였다.
대규모 금융권 차세대 프로젝트에서 테스트에 대한 중요성은 재무RISK 관점에서 뿐만 아니라 소프트웨어 품질향상을 위한 결함의 제거 관점에서도 그 의미가 크다. 대규모 차세대 프로젝트는 일반 프로젝트에 비하여 개발되는 소프트웨어의 양이 방대하고 개발참여인원도 일반적인 관리수준을 넘어 수작업에 의한 테스트만으로는 충분한 품질을 보장하지 못한다. 또한 테스트를 수행한 이후에도 지속적으로 변경이 발생하고 이를 반영하는 과정에서 많은 결함이 유입되는 현재의 SI 프로젝트 특성상 지속적인 테스트 및 반복적인 검증만이 소프트웨어의 품질을 보장할 수 있다. 본 논문에서는 code coverage testing기법을 활용하여 동적 테스트 수행결과를 log로 도출하고, log 분석 결과를 통해 소프트웨어 품질의 향상을 기대할 수 있는 방안을 제시한다.
항공 소프트웨어가 FAA(미국연방항공청)에 승인받기 위해서는 DO-178B 표준에 따라야 한다. DO-178B에서는 안전 필수 소프트웨어의 단위 테스트가 MC/DC 기준을 만족하기를 요구하고 있다. MC/DC에 따른 테스트는 안전성과 관련된 오류를 효과적으로 찾을 수 있는 수단으로 알려져 있지만 MC/DC를 만족하는 테스트 케이스를 생성하는 작업이 용이하지 않는 것도 사실이다. 이 논문에서는 MD-SAT이라고 명명한 SAT(SATisfiability) 기술을 사용하여 MC/DC를 만족하는 테스트 케이스를 자동으로 생성하는 도구에 대해 소개한다. 이 도구는 결정표 기반 테스트, 인과 그래핑 및 상태 전이 테스트 방법을 구현한 도구에서 보다 다양한 테스트 케이스 생성을 위해 사용될 수 있다.
콘콜릭 테스트는 높은 테스트 커버리지를 달성하기 위해 실제 프로그램 수행과 심볼릭 수행을 결합하여 테스트 데이터를 생성한다. CREST는 콘콜릭 테스팅을 구현한 대표적인 open-source인 테스트 도구이다. 그러나 현재 CREST는 기본적으로 프로그램의 모든 가능한 실행 경로들을 탐색하는 것을 목적으로 한다. 이 때문에 특정 분기 또는 블록만을 테스트하는 경우에는 비효율적일 수 있다. 이 논문에서는 프로그램 상의 한 분기 또는 블록을 주고 이률 실행할 수 있는 테스트 데이터를 생성하는 목적 지향 콘콜릭 테스트 방법을 제안한다.
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[게시일 2004년 10월 1일]
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