• 한국콘텐츠학회논문지
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• 제12권5호
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• pp.10-21
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• 2012

통합형셰이더 코어 구조 개발 이후 GPU는 그래픽스 전용 연산장치에서 범용 연산장치로 발달하고 있다. 특히, 병렬 응용 프로그램들은 병렬화된 하드웨어 구조를 효과적으로 활용할 수 있기 때문에, GPU를 활용하여 병렬 응용프로그램들을 실행시키는 기법이 주목을 받고 있다. 하지만, 현재의 GPU 구조는 비그래픽스 응용프로그램을 실행하는데 있어서 병렬성을 충분히 확보하지 못하다는 한계를 가지고 있기 때문에, 이를 해결하기 위해 GPU 구조는 빠르게 변화하고 있다. 본 논문에서는 GPU 구조의 개발 방향을 살펴보기 위해, 비그래픽스 병렬 응용프로그램들을 수행하는 경우에 코어 개수 및 동작 주파수 등의 하드웨어구조에 따른 GPU의 성능을 상세히 분석하고자 한다. 실험 결과, 코어 개수가 30에서 192로 늘어나고 동작주파수가 325MHz에서 450MHz로 증가함에 따라 GPU 성능은 28.9%에서 125.8%, 4.4%에서 16.2% 각각 향상되는 반면 성능 향상 효율성은 감소하는 것을 볼 수 있다. 성능 향상 효율성 감소의 주된 원인은 향상된 연산 능력에 맞추어 증가된 데이터 요구를 메모리가 적절하게 처리하지 못하기 때문이다. 결과적으로 GPU의 성능 향상 효율성을 더욱 높이기 위해서는 연산 능력 향상과 더불어 시스템 자원들 또한 GPU 구조에 맞게 변경되어야 함을 구체적인 실험을 통해 알 수 있다.

• 대한전자공학회논문지SD
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• 제49권1호
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• pp.15-24
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• 2012

본 논문에서는 Switched-Capacitor 지연 기법의 새로운 고해상도 DPWM 발생기를 사용한 Dynamic-Response-Free SMPS를 제안한다. 제안된 회로는 Switched-Capacitor 지연 기법을 이용한 DPWM 발생기의 내부 커패시터 전압 기울기를 제어하는 방식으로 DPWM의 duty ratio를 결정한다. 제안된 회로는 컨버터의 피드백 전압과 기준전압을 비교하여 DPWM 발생기의 내부 캐패시터에 충방전되는 전류량을 제어하는 방식으로 출력전압 tracking이 가능하다. 따라서 제안된 회로는 기존 closed loop 제어 방식의 SMPS들에서 문제점이 되고 있는 동적 응답특성을 고려할 필요가 없으며, 출력 전압에 overshoot/undershoot로 인한 ringing 현상이 발생하지 않는다는 큰 장점을 가진다. 제안된 회로는 1MHz~10MHz까지 스위칭주파수를 사용자가 선택할 수 있으며, 100MHz의 내부 제어 동작 주파수로 10MHz 최대 스위칭 주파수(DPWM) 발생이 가능하다. 100MHz의 내부 제어 동작 주파수를 사용하여 10MHz 스위칭 주파수 발생시 소모되는 내부 회로의 최대 전류는 2.7mA이며, 출력 버퍼를 포함한 전체 시스템의 전류 소모는 15mA이다. 제안된 회로는 0.125%의 DPWM duty ratio 해상도를 가지고 부하에 최대 1A까지 전류공급이 가능하며, 최대 리플 전압은 8mV이다. 동부하이텍 BCD $0.35{\mu}m$ 공정 파라미터를 이용해 시뮬레이션을 수행하여 제안된 회로의 동작을 검증하였다.

• 대한전자공학회논문지SD
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• 제44권2호
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• pp.61-71
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• 2007

프로세서 성능향상에 일반적으로 이용되어 오던 명령어 수준의 병렬성은 이제 그 한계를 드러내고 있다. 명령어 수준의 병렬성을 이용하는데 장애가 되는 요인 중에 하나는 분기문에 의한 제어 흐름의 변화이다. 단일 칩 멀티프로세서는 쓰레드 수준의 병렬성을 이용하는 프로세서이다. 그러나 다중 쓰레드를 고려하지 않고 작성된 프로그램을 수행하는 경우에는 단일 칩 멀티프로세서의 성능을 최대한 사용할 수 없는 단점이 있다. 이와 같은 두 가지 성능 저하 요인을 극복하기 위해 본 논문에서는 다중 경로 수행 기법을 단일 칩 멀티프로세서에 적용한 분기 동시 수행 기법을 제안한다. 제안된 방법에서는 유휴 중인 프로세서를 이용하여 조건 분기의 두 흐름을 모두 수행하게 한다. 이를 통하여 분기문에 의한 제어 흐름이 끊기는 것을 막고 유휴 시간을 줄여서 프로세서의 효율을 높일 수 있다. 시뮬레이션을 통하여 본 논문에서 제시한 분기 동시 수행의 효과를 분석한 결과 분기 동시 수행으로 약 20%의 유휴 시간이 감소하였고, 분기 예측 성공률은 최대 10% 향상 되었다. 전체적으로 일반적인 단일 칩 멀티프로세서에 비해 최대 39%의 성능 향상을 이루었고, 슈퍼스칼라 프로세서에 비해 최대 27%의 성능 향상을 이루었다.

• 한국컴퓨터정보학회논문지
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• 제16권2호
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• pp.141-151
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• 2011

본 논문에서는 미래농업의 핵심기술로 각광 받고 있는 식물공장의 안전하고 효과적인 운용을 위해, 식물공장 내부에 설치된 센서나 설비 장치가 정상적으로 작동하는지 실시간으로 진단하고, 내부 환경 및 설비의 제어상태를 모니터링 하는 식물공장 시설관리 시스템을 제안한다. 본 시스템은 데이터관리 모듈, 상황정보제공 모듈, 상황분석 모듈, 서비스제공 모듈, 정보저장소 모듈, 사용자 인터페이스 모듈로 구성된다. 이러한 각 모듈간의 상호작용을 통해 오작동 진단 서비스, 설비장치 제어 서비스, 고 신뢰성 모니터링 서비스를 제공한다. 오작동 진단 서비스는 식물공장 내부에 설치된 센서나 설비 장치의 오작동여부를 판단하고 관리자에게 통보하는 기능을 수행한다. 설비장치 제어 서비스는 설비의 오작동을 진단하는 과정에서 제어의 필요성이 판단 될 경우 해당 기기를 제어한다. 고 신뢰성 모니터링 서비스는 오작동 진단 서비스를 통해 검증된 데이터를 관리자에게 제공한다. 제안한 시스템의 시뮬레이션을 통하여 각 서비스가 정상적으로 동작함을 확인하였다.

• 대한전자공학회논문지SD
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• 제44권4호
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• pp.63-72
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• 2007

본 논문에서는 멀티미디어 무선단말기에 적합한 코프로세서를 설계하였다. 멀티미디어 무선단말기는 많은 양의 멀티미디어 데이터를 실시간으로 처리하기 때문에 고속 멀티미디어 연산을 지원하는 코프로세서가 요구된다. 따라서 본 논문에서는 재구성 가능한 구조를 사용하여 고속 연산이 가능한 코프로세서의 구조를 제안하고 이를 설계하였다. 제안된 코프로세서는 재구성이 가능할 뿐만 아니라 PE(Processing Element)들을 그룹 단위로 묶어서 응용분야에 따라 확장이 가능하도록 하였으며 곱셈기를 사용하지 않고 곱셈처리가 가능하도록 하였다. 또한 메인 프로세서의 시스템 I/O 버스에 연결되도록 하였기 때문에 모든 프로세서에 연결이 가능하도록 하였다. 제안된 코프로세서는 VHDL을 이용하여 설계되었으며 설계된 코프로세서를 기존의 재구성 가능한 코프로세서 및 상용 임베디드 프로세서와 구조비교 및 성능비교를 하였다. 비교 결과, 제안된 코프로세서는 기존의 재구성 가능한 코프로세서에 비해 융통성 및 하드웨어 크기 면에서 우수함을 나타내었고, 실제 DCT 응용분야에서 상용 ARM 프로세서에 비해 26배의 속도증가를 보였으며 고속 DCT코어를 탑재한 ARM프로세서와의 비교에서 11배의 속도증가를 나타내었다.

• 대한전자공학회논문지SD
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• 제45권5호
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• pp.40-49
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• 2008

Mobile-DTV 응용을 위한 분수형 주파수 합성기를 1.8V $0.18{\mu}m$ CMOS 공정으로 설계하였다. VCO는 PMOS를 사용하여 위상잡음을 감소시켰고, 인덕터와 캐패시터, 버렉터(varactor)를 선택적으로 스위칭하는 기법을 적용하여 측정 결과 800MHz-1.67GHz 대역에서 동작이 가능한 것을 확인하였다. VCO 이득 곡선의 선형 특성을 개선하기 위해서 버렉터 바이어스 기법을 사용하였고, 개수를 2개로 최소화 하였다. 추가적으로 버렉터 스위칭 기법을 사용해서 VCO 이득 저하 특성을 개선하였다. 또한, VCO 주파수 교정 블록을 사용해서 VCO 이득 저하를 개선하면서, VCO 이득의 간격을 일정하게 유지하도록 설계하였다. 분수형 주파수 분주비를 위한 시그마-델타 변조기의 설계 시 통합 모의실험 기법(co-simulation method)을 적용해서 설계의 정확성과 효율성을 향상시켰다. VCO와 PFD, CP, LF는 Cadence Spectre를 이용하여 검증하였고, 분주기는 Spectre와 Matlab Simulink, ModelSim, HSPICE를 이용하여 검증하였다. 주파수 합성기의 전체 소모 전력은 1.8V 전원 전압에서 18mW이고, VCO의 주파수 영역은 최대 주파수의 약 52.1%가 되는 것을 확인하였다. 또한 VCO의 위상 잡음은 1GHz, 1.5GHz, 2GHz 출력 주파수에서 1MHz 오프셋에서 -100dBc/Hz 이하의 잡음 특성을 확인하였다.

• 대한토목학회논문집
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• 제35권2호
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• pp.501-514
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• 2015

토공작업은 모든 종류의 토목공사에 기본이 되는 공종으로 공기, 공사비와 생산성에 영향을 미치는 요소이다. 토공은 그룹으로 형성된 다수의 건설장비들이 필요한 기계화 작업이며 건설장비로 인하여 많은 연료를 소비하는 작업이다. 그러나 일반적으로 토공작업은 건설장비 운전자의 경험과 직관에 의하여 수행되기 때문에 낮은 생산성, 높은 연료사용량 및 탄소를 많이 배출시킬 수 있는 문제점을 갖고 있다. 최근 연구에 의하면 이러한 문제점의 해결책의 하나로 건설장비 플릿관리 시스템이 제안되고 있다. 건설장비 플릿관리 시스템은 효과적인 토공계획, 최적의 건설장비 할당, 효율적인 건설장비 운영, 빠른 정보교환 등과 같은 기능을 수행한다. 본 연구에서는 건설장비 플릿관리 시스템 구축시 필요한 주요 방법론을 제시하는 것을 목적으로 하고 있다. 토공작업을 위한 3D 솔리드 파라메트릭 모델 형성, 옥트리를 이용한 토량배분, 건설장비 플릿구성 및 운영 방법론을 제시하였다. 건설장비 플릿관리 시스템의 효용성을 건설장비 가동률, 연료사용량, 이산화탄소 배출량 측면에서 검증해 보기 위하여 시뮬레이션을 실시하였다.

• Journal of Advanced Marine Engineering and Technology
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• 제39권7호
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• pp.744-753
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• 2015

본 논문에서는 해사위성기반의 VoIP 서비스를 위한 해상용 통합 커뮤니케이션 기술 개발에 관한 연구를 수행하였다. 최근 스마트폰과 모바일기기가 대중화되면서 해상에서도 인터넷기반 유무선 통합기술의 수요가 증가하고 있으며, 특히 가격 경쟁력이 높고 다양한 서비스를 제공할 수 있는 VoIP 제품과 서비스 모델에 대한 관심이 높아지고 있다. 따라서 본 논문에서는 첫째, 아날로그 게이트웨이 모듈을 장착하여 기존 선박용 장비와 연동이 가능하며 육상용 시스템 대비 80%이상 소형화 된 해상 VoIP 모듈을 개발하고 둘째, 해상용 VoIP 서비스 핵심요소기술인 통신 데이터 사용량 최소화 기술이 적용된 해상위성통신용 텍스트/음성/영상 엔진을 개발한다. 마지막으로 다자간 메시지 및 클라우드 방식의 메시지 대화지원, 전화번호 기반의 통화기능 지원과 개인 공간에서 육상과 음성 및 영상통화 지원이 가능한 해상용 통합 커뮤니케이션을 설계하고 단위 모듈을 개발하여 성능을 검증하였다.

• 정보처리학회논문지C
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• 제9C권4호
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• pp.513-522
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• 2002

기존의 end-to-end 방식에서는 네트워크 내부에서 혼잡(congestion)이 발생했을 경우 각 전송자가 즉시 알아 낼 수 없기 때문에 일정시간 동안 수신된 패킷(packet)의 순서에 대한 정보로 흔잡이 발생했는지에 대해 추론하는 것이다. 이와 같은 방법은 RTT(Round Trip Time)가 커지면 혼잡이 발생할 경우 전송자가 전송 양을 줄인다 해도 이미 전송된 패킷들로 인하여 흔잡이 가중되며 전체적인 TCP 동기화 (TCP Global synchronization) 현상을 피할 수 없게 된다. 반면 네트워크 내부에서 직접적으로 정보를 얻거나 처리를 해 줄 수 있다면 혼잡 발생과 동시에 처리가 가능함으로 기존 방식보다 처리율이 향상될 것이다. 본 논문에서는 액티브 라우터의(Active Network) 피드백 메커니즘을 이용하여 네트워크 내부 정보를 각 전송자가 이용할 수 있도록 하기 위해 라우터와의 통신을 이용하였으며, 코어 라우터의 큐 모듈은 RED(Random Early Detection)를 응용하여 ACC의 누락 메커니즘을 개선하였다. ACC를 확장한 메커니즘인 EACC(Enhanced Active Congestion Control)를 제시하고 모의실험을 통해 기존의 혼잡제어나 ACC(Active Congestion Control)보다 성능이 향상됨을 보여준다.

• 융합신호처리학회논문지
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• 제15권2호
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• pp.70-75
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• 2014

최근 디지털 기기의 다기능화, 휴대화 및 서비스 정보의 대용량화 등으로 인하여 고집적, 저전력, 고성능 SoC(System on Chip) 설계에 대한 요구가 점차 증가하고 있다. 시스템이 빠르게 발전함에 따라 요구되는 하드웨어 성능이 다양해지고 있으며 빠른 설계 확인을 위하여 FPGA(Field Programmabel Gate Array)를 채택하는 시스템이 증가되고 있는 추세이며 FPGA를 채택한 시스템에서는 FPGA와 제어하는 CPU인 ARM코어를 사용한 SoC 시스템이 늘어났다. 이러한 시스템에서 사용되는 AXI(Advanced eXtensible Interface) Bus는 여러 방법으로 이용되지만, 기존의 연구에서는 AXI Slave 구조로 설계가 되어 있다. Slave 구조에서는 CPU가 계속 데이터 전송에 관여하게 되어 자원을 다른 곳에 사용하지 못하는 문제와 AXI Bus가 사용되지 않는 시간이 길어서 전송효율이 떨어지는 문제가 있다. 본 논문에서는 이와 같은 문제를 해결하고자 AXI Master구조를 제안하고, Slave구조와 Master구조의 소모클럭과 합성결과를 비교한 결과, Master구조가 Slave구조에 비해 소모클럭은 51.99% 감소한 것을 확인하였으며, Slice는 31% 정도 감소하였다. 또한, 최대 동작주파수는 107.84MHz로써 약 140% 증가 되는 것을 확인하였다.