• 한국전기전자재료학회논문지
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• 제25권7호
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• pp.496-499
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• 2012

Modified structure of copper pillar bump which has trapezoidal cross section on the top region is suggested with simulation results and concept of fabrication process. Due to the large surface area of joint region between bump and solder in suggested structure, electro-migration effect can be reduced. Reduction of electro-migration is related with current density and joule heating in bump and investigated with finite element methods with variation of dimensional parameters. Mechanical characteristics are also investigated with comparing modified copper pillar bump and conventional copper pillar bump.

• 한국전기전자재료학회논문지
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• 제23권12호
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• pp.919-923
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• 2010

Copper pillar tin bump (CPTB) was developed for high density chip interconnect technology. Copper pillar tin bumps that have $100{\mu}m$ pitch were introduced with fabrication process using a KM -1250 dry film photoresist (DFR), copper electroplating method and Sn electro-less plating method. Mechanical shear strength measurements were introduced to characterize the bonding process as a function of thermo-compression. Shear strength has maximum value with $330^{\circ}C$ and 500 N thenno-compression process. Through the simulation work, it was proved that when the copper pillar tin bump decreased in its size, it was largely affected by the copper oxidation.

• 한국정보통신학회논문지
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• 제16권4호
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• pp.759-764
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• 2012

고밀도집적을 위하여 전기도금과 무전해도금법을 적용하여 구리기둥주석범프(CPTB)를 제작하고, 그 특성을 분석하였다. CPTB는 ${\sim}100{\mu}m$의 피치를 갖도록 KM-1250 건식감광필름(DFR)을 사용하여 먼저 구리기둥범프(CPB)를 도금 전착시킨 다음, 구리의 산화억제를 위하여 그 위에 주석을 무전해 도금하였다. 열-압력에 따른 산화효과와 접합특성을 위하여 전기저항계수와 기계적 층밀림 전단강도를 측정하였다. 전기저항계수는 산화두께의 증가에 따라서 증가하였고, 전단강도는 $330^{\circ}C$에서 500 N의 열-압력일 때 최고치를 나타냈다. 시뮬레이션 결과에 따르면, CPTB는 시간이 경과됨에 따라 통전면적의 크기 감소의 결과를 나타냈으며, 그것은 구리의 산화에 의해 크게 영향을 받는 것으로 확인되었다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2010년도 추계학술대회
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• pp.726-729
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• 2010

고밀도집적을 위하여 전기도금과 무전해도금법을 적용하여 구리기둥주석범프(CPTB)를 제작하고, 그 특성을 분석하였다. CPTB는 ${\sim}100{\mu}m$의 피치를 갖도록 KM-1250 건식감광필름(DFR)을 사용하여 먼저 구리 기둥범프(CPB)를 도금 전착시킨 다음, 구리의 산화억제를 위하여 그 위에 주석을 무전해 도금하였다. 열-압력에 따른 산화효과와 접합특성을 위하여 전기저항계수와 기계적 층밀림전단강도를 측정하였다. 전기저항계수는 산화두께의 증가에 따라서 증가하였고, 전단강도는 $330^{\circ}C$에서 500 N의 열-압력일 때 최고치를 나타냈다. 시뮬레이션 결과에 따르면, CPTB는 크기 감소의 결과를 나타냈으며, 그것은 구리의 산화에 의해 크게 영향을 받는 것으로 확인되었다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2011년도 추계학술대회
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• pp.903-906
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• 2011

고밀도집적을 위한 구리기둥주석범프(CPTB)의 제작공정에 흔히 전기도금과 무전해도금이 적용된다. CPTB는 약 $100{\mu}m$ 정도의 피치를 갖도록 먼저 구리도금 층을 전착시킨 다음, 구리의 산화 억제를 위하여 구리기둥 주위에 주석을 입혀 제작한다. 이 과정에서 구리도금 층 두께를 균일하게 형성하는 일은 매우 민감하고 어렵지만 중요한 일이다. 이를 위하여 구리도금 전극 사이에 전류분포 제어를 위한 절연 막(절연게이트)을 형성하여 도금 층의 두께분포를 조절하는 실험을 하였다. 원통형 도금 조에서 중심부를 열어 전류를 흘려주고, 그 외 부분은 가장자리 끝까지 막고 전류를 차단하여 두께분포 변화를 확인하였다.

• 대한기계학회논문집A
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• 제41권6호
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• pp.443-453
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• 2017

반도체 플립칩 패키지에서 구리기둥 범프 기술은 미세 피치 및 높은 I/O 밀도로 인해 기존의 솔더 범프 접합 기술을 대체하는 중이다. 그러나 구리기둥 범프는 리플로우 접합 공정 사용 시, 구리 범프의 높은 강성으로 인해 패키지에 높은 응력을 초래한다. 따라서 최근에 플립칩 공정에서 발생하는 패키지의 높은 응력 및 휨을 감소시키기 위해 열압착 공정 기술이 시도되고 있다. 본 연구에서는 플립칩 패키지의 열압착 공정과 리플로우 공정에서 발생하는 휨에 대해 수치해석을 이용하여 분석하였다. 패키지의 휨 최소화를 위한 본딩 공정 조건 최적화를 위해 본딩 툴 및 스테이지의 온도, 본딩 압력에 대한 휨 영향을 검토하였다. 또한 칩과 기판의 면적 및 두께가 패키지의 휨에 주는 영향을 분석하였다. 이를 통해, 향후 미세피치 접합부 형성 시 휨 및 응력을 최소화하기 위한 가이드라인을 제시하고자 하였다.

• 한국표면공학회:학술대회논문집
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• 한국표면공학회 2018년도 춘계학술대회 논문집
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• pp.102-102
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• 2018

Electronic industry had required the finer size and the higher performance of the device. Therefore, 3-D die stacking technology such as TSV (through silicon via) and micro-bump had been used. Moreover, by the development of the 3-D die stacking technology, 3-D structure such as chip to chip (c2c) and chip to wafer (c2w) had become practicable. These technologies led to the appearance of HBM (high bandwidth memory). HBM was type of the memory, which is composed of several stacked layers of the memory chips. Each memory chips were connected by TSV and micro-bump. Thus, HBM had lower RC delay and higher performance of data processing than the conventional memory. Moreover, due to the development of the IT industry such as, AI (artificial intelligence), IOT (internet of things), and VR (virtual reality), the lower pitch size and the higher density were required to micro-electronics. Particularly, to obtain the fine pitch, some of the method such as copper pillar, nickel diffusion barrier, and tin-silver or tin-silver-copper based bump had been utillized. TCB (thermal compression bonding) and reflow process (thermal aging) were conventional method to bond between tin-silver or tin-silver-copper caps in the temperature range of 200 to 300 degrees. However, because of tin overflow which caused by higher operating temperature than melting point of Tin ($232^{\circ}C$), there would be the danger of bump bridge failure in fine-pitch bonding. Furthermore, regulating the phase of IMC (intermetallic compound) which was located between nickel diffusion barrier and bump, had a lot of problems. For example, an excess of kirkendall void which provides site of brittle fracture occurs at IMC layer after reflow process. The essential solution to reduce the difficulty of bump bonding process is copper to copper direct bonding below $300^{\circ}C$. In this study, in order to improve the problem of bump bonding process, copper to copper direct bonding was performed below $300^{\circ}C$. The driving force of bonding was the self-annealing properties of electrodeposited Cu with high defect density. The self-annealing property originated in high defect density and non-equilibrium grain boundaries at the triple junction. The electrodeposited Cu at high current density and low bath temperature was fabricated by electroplating on copper deposited silicon wafer. The copper-copper bonding experiments was conducted using thermal pressing machine. The condition of investigation such as thermal parameter and pressure parameter were varied to acquire proper bonded specimens. The bonded interface was characterized by SEM (scanning electron microscope) and OM (optical microscope). The density of grain boundary and defects were examined by TEM (transmission electron microscopy).

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2008년도 하계학술대회 논문집 Vol.9
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• pp.10-10
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• 2008

Flip chip technology is keeping pace with the increasing connection density of the ICs and is capable of transferring semiconductor performance to the printed circuit board. One of the most general flip chip technology is CPB technology presented by Intel. The CPTB technology has similar benefits with CPB but has simpler process and better reliability characteristics. In this paper, process sequence and structure of CPTB are presented.