• 한국통신학회논문지
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• 제27권10C호
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• pp.951-962
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• 2002

DMT 방식의 송·수신기는 파일롯 채널의 페이즈 정보를 이용하여 샘플동기를 맞추게 된다. 파일롯 채널의 페이즈 값은 심볼 단위로 행해지는 FFT 결과에서 구할 수 있으므로, 심볼동기를 샘플동기 이전에 맞추어 주어야 한다. DMT VDSL시스템의 경우, 심볼 내의 반복되는 구간사이의 상관성을 통해서 심볼동기를 구할 수 있게 된다. 수신신호의 부호를 기본으로한 최우도 추정함수를 사용하여 심볼동기를 구하는 기법에 대해 제안하였으며, Tx 윈도우에 의해, 심볼동기의 추정값이 잡음에 민감해지는 것을 막기위해 가중합을 적용한 추정 방법을 제안하였다. 송·수신기 사이에 샘플링 클럭 옵셋이 존재할 경우, 샘플동기를 위해 디지털 영역에서 샘플링 클럭 옵셋을 보정해주는 기법을 제안하였다.

• 한국정보처리학회논문지
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• 제5권3호
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• pp.862-872
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• 1998

본 논문에서는 경계면 스캔 구조에서의 클럭 입력을 갖는 순서회로를 위한 지연시험 구조와 지연시험 절차를 개발하였다. 지연시험 대상회로가 클럭 입력을 갖는 순서회로일 경우, 기존의 경계면 스캔 구조에서의 지연시험은 중복패턴의 입력, 클럭 입력과 데이터 입력과의 시간 간격과, 패턴 입력과 응답값 캡쳐까지의 시간 문제에 의해 적절치 않음을 보였다. 본 논문에서 제안하는 ARCH-S는 클럭 카운팅 기술을 이용하여 정해진 수의 클럭을 대상회로의 클럭 입력선에 적용시킴으로써 대상회로에 입력되는 입력 패턴의 중복을 피할 수 있다. 또한 대상회로를 정상 속도에서 동작할 수 있도록 시스템 클럭을 TCK로 사용한다. 연속적인 클럭 발생에 TCK를 사용함으로써 대상회로를 정상 속도에서 검증할 수 있다. 제안된 ARCH-S 구조는 시뮬레이션을 통해 동작의 정확성과, 기존의 구조와 비교하여 향상된 성능을 가짐을 확인하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2009년도 추계학술대회
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• pp.397-400
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• 2009

본 논문에서는 멀티미디어 어플리케이션을 위한 BTB(Branch Target Buffer)를 이용한 RISC 프로세서 기반 SoC 플랫폼의 ASIC 설계에 대해 기술한다. 제안된 SoC 플랫폼은 성능 개선을 위해 BTB를 포함하며 분기 명령어 패치 시 분기할 타깃 주소를 BTB에 저장함으로써 예측 주소의 명령어를 미리 패치, 파이프라인의 지연을 최소화하였다. 또한, 다양한 멀티미디어 어플리케이션을 위해 VGA 제어기, AC97 제어기, UART 제어기, SRAM 인터페이스, 디버그 인터페이스를 포함한다. 구현된 플랫폼은 다양한 테스트 프로그램을 사용하여 시뮬레이션을 수행하였으며, Xilinx VIRTEX-4 XC4VLX80 FPGA를 이용해 기능 및 타이밍 검증을 수행하였다. 최종적으로 Chartered 0.18um 공정을 이용하여 단일 ASIC 칩으로 구현되었으며 100MHz에서 정상 동작함을 확인하였고, 이전 OpenRISC 마이크로프로세서를 사용한 플랫폼과의 비교를 위해 산술연산 및 AC97 테스트 프로그램을 이용한 시뮬레이션 결과 5~9%의 성능향상을 확인하였다.

• 정보보호학회논문지
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• 제13권4호
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• pp.139-149
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• 2003

본 논문에서는 하드웨어 공유와 캐리 보존 덧셈 연산을 이용하여 MD5 알고리즘을 구현하는 면적 효율적인 해쉬 프로세서를 하드웨어로 설계하였다. 면적을 최소화하기 위해, MD5의 1 단계 동작을 2개의 부분 단계로 세분화하고, 각각의 부분 단계 동작을 동일 하드웨어로 구현하는 방식으로 하드웨어 공유를 극대화하였다. 그리고 MD5의 부분 단계를 구성하는 3개의 직렬 캐리 전달 덧셈 동작을 2개의 캐리 보존 덧셈과 1개의 캐리 전달 덧셈으로 변환하여 동작 주파수를 증가시켰다. MD5 해쉬 프로세서는 0.25$\mu\textrm{m}$ CMOS 표준 셀 라이브러리로 합성한 결과 약 13,000개의 게이트 수로 구성되며, 타이밍 분석 결과 설계된 MD5 해쉬 프로세서는 120 MHz의 동작 주파수에서 512 비트 입력 메시지에 대해 465 Mbps의 성능을 갖는다.

• 한국통신학회논문지
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• 제29권8C호
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• pp.1113-1124
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• 2004

본 논문에서는 입력 영상을 실시간으로 압축 및 복원할 수 있는 하드웨어(hardware, H/W)의 구조를 제안하고 처리되는 영상의 보안 및 보호를 위한 워터마킹 기법(watermarking)을 제안하여 H/W로 내장하고자 한다. 영상압축과 복원과정을 하나의 FPGA 칩 내에서 처리할 수 있도록 요구되는 모든 영상처리 요소를 고려하였고 VHDL(VHSIC Hardware Description Language)을 사용하여 각각을 효율적인 구조의 H/W로 사상하였다. 필터링과 양자화 과정을 거친 다음에 워터마킹을 수행하여 최소의 화질 감소를 가지고 양자화 과정에 의해 워터마크의 소실이 없으면서 실시간으로 동작이 가능하도록 하였다. 구현된 하드웨어는 크게 데이터 패스부(data path part)와 제어부(Main Controller, Memory Controller)로 구분되고 데이터 패스부는 영상처리 블록과 데이터처리 블록으로 나누어진다. H/W 구현을 위해 알고리즘의 기능적인 간략화를 고려하여 H/W의 구조에 반영하였다. 동작은 크게 영상의 압축과 복원과정으로 구분되고 영상의 압축 시 대기지연 시간 없이 워터마킹이 수행되며 전체 동작은 A/D 변환기에 동기하여 필드단위의 동작을 수행한다. 구현된 H/W는 APEX20KC EP20K600CB652-7 FPGA 칩에서 69%(16980개)의 LAB(Logic Array Block)와 9%(28352개)의 ESB(Embedded System Block)을 사용하였고 최대 약 82MHz의 클록주파수에서 안정적으로 동작할 수 있어 초당 67필드(33 프레임)의 영상에 대해 워터마킹과 압축을 실시간으로 수행할 수 있었다.

• 한국운동역학회지
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• 제26권2호
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• pp.237-242
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• 2016

Objective: The purpose of this study was to compare the joint movements and muscle activities of novices according to pedal type (flat, clip, and cleat pedal). Method: Nine novice male subjects (age: $24.4{\pm}1.9years$, height: $1.77{\pm}0.05m$, weight: $72.4{\pm}7.6kg$, shoe size: $267.20{\pm}7.50mm$) participated in 3-minute, 60-rpm cycle pedaling tests with the same load and cadence. Each of the subject's saddle height was determined by the $155^{\circ}$ knee flexion angle when the pedal crank was at the 6 o'clock position ($25^{\circ}$ knee angle method). The muscle activities of the vastus lateralis, tibialis anterior, biceps femoris, and gastrocnemius medialis were compared by using electromyography during 4 pedaling phases (phase 1: $330{\sim}30^{\circ}$, phase 2: $30{\sim}150^{\circ}$, phase 3: $150{\sim}210^{\circ}$, and phase 4: $210{\sim}330^{\circ}$). Results: The knee joint movement (range of motion) and maximum dorsiflexion angle of the ankle joint with the flat pedal were larger than those of the clip and cleat pedals. The maximum plantarflexion timing with the flat and clip pedals was faster than that of the flat pedal. Electromyography revealed that the vastus lateralis muscle activity with the flat pedal was greater than that with the clip and cleat pedals. Conclusion: With the clip and cleat pedals, the joint movements were limited but the muscle activities were more effective than that with the flat pedal. The novice cannot benefit from the clip and cleat pedals regardless of their pull-up pedaling advantage. Therefore, the novice should perform the skilled pulling-up pedaling exercise in order to benefit from the clip and cleat pedals in terms of pedaling performance.

• Journal of Hospice and Palliative Care
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• 제18권1호
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• pp.1-8
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• 2015

돌발성 암성 통증은 상대적으로 기저 통증이 규칙적인 진통제 사용으로 잘 조절됨에도 발생하는 일시적인 통증의 악화이다. 돌발성 통증은 암성 통증을 가진 환자에게서 매우 흔하여, 전체적으로 70~90%의 유병률을 보인다. 이는 삶의 질에 부정적인 영향을 끼치는데, 일상 생활 능력의 감소나, 사회적인 관계성 저하를 비롯하여 우울과 불안의 유병률이 높아진다. 게다가 가족과 사회, 건강 보험 재정에도 큰 부담을 준다. 돌발성 통증은 병태학적 기전에 따라 특발성(또는 자발성) 통증과 사건 통증으로 나눌 수가 있다. 각각의 돌발성 통증 삽화는 전형적인 특징을 보이는데 5~10분 이내에 통증이 최대가 되며, 심한 통증 강도, 30-60분 이내에 소실되는 짧은 지속시간 등이 있다. 그러나 지속시간과 통증의 강도에는 환자마다, 같은 환자라도 다소 차이가 있을 수 있다. 그러므로 매 통증마다 철저한 평가가 필요하고, 치료 계획은 최적의 치료를 위해 개별화가 되야 한다. 옥시코돈, 모르핀, 하이드로모르폰과 같은 여러 속효성 경구 제제들이 상대적으로 느린 진통 효과에도 불구하고 널리 사용되어 왔다. 점막 흡수형 펜타닐 제제는 경구 마약성 진통제의 이런 한계를 극복하기 위해 개발되었다. 여러 연구에서도 점막 흡수형 펜타닐 제제가 돌발성 통증 조절에 좀 더 빠른 효과를 보이는 것으로 보고하고 있다. 저자들은 각각의 환자와 통증삽화에 따른 좀 더 효율적인 진통제를 사용함으로 돌발성 통증 조절이 개선되기를 기대한다. 그리고 한국인들을 대상으로 각각의 마약성 진통제의 효과와 비용 대비 효율성을 평가하는 추가 연구가 필요할 것으로 생각한다.

• 대한전자공학회논문지SD
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• 제47권4호
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• pp.41-49
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• 2010

본 논문은 다중 언폴딩 기법을 이용한 고속 SHA-1 해쉬 알고리즘 구현 방법을 제시하였다. 제안된 SHA-1 해쉬 구조는 알고리즘의 반복적인 단계 연산을 언폴딩한 후 연산의 순서를 재 배열하고, 임계경로에 포함된 연산의 일부를 이전 단계에서 선행연산하여 임계경로의 길이를 줄였다. 제안된 SHA-1 해쉬 구조는 최대 118 MHz의 동작주파수에서 5.9 Gbps 처리량을 나타낸다. 이는 기존의 SHA-1 보다 전송량이 26% 증가하였고, 회로 크기가 32% 감소하는 결과를 얻었다. 또한 이 논문에서는 여러 개의 SHA-1 모듈을 시스템 레벨에서 병렬로 연결하여 여러 개의 SHA-1을 다중 처리하여 고속화를 할 수 있는 모델을 제안했다. 이 모델은 하나의 SHA-1을 사용하는 것보다 빠르게 데이터를 처리할 수 있고 입력되는 데이터의 최소한의 지연으로 처리 가능하다. 제안된 모델은 입력되는 데이터가 지연 없이 처리 되도록 하기 위해 필요로 하는 SHA-1의 FPGA 수를 구할 수도 있다. 고속화된 SHA-1은 압축된 메시지에 유용하게 사용될 수 있고 모바일 통신이나 인터넷 서비스 등의 강한 보안에 널리 이용가능하다.

• 한국정보통신학회논문지
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• 제8권2호
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• pp.430-439
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• 2004

OFDM 방식의 DVB-T 수신기에서 다수 반송파의 변ㆍ복조를 수행하는 8192점/2048점 FFT/IFFT 프로세서 (CFFT8k2k)를 설계하였다. 8192점 FFT와 같이 변환 크기가 큰 경우에는 매우 큰 용량의 메모리가 필요하므로, 메모리 효율적인 설계가 중요하다. 본 논문에서는 R4SDC (Radix-4 Single-path Delay Commutator)와 R4SDF (Radix-4 Single-path Delay Feedback)를 혼합한 Hybrid 구조를 적용함으로써 R4SDC 단일 구조에 비해 약 20%의 메모리를 줄였으며, 2단계 수렴 블록 부동점 스케일링 기법을 적용함으로써 기존의 CBFP 방식에비해 약 24%의 메모리를 감소시켰다. 이와 같은 메모리 효율적인 설계를 통해, 기존 방식의 약 57%의 메모리만으로 구현되었으며, 칩 면적과 전력소모가 크게 감소되었다. CFFT8k2k 코어는 Verilog-HDL로 설계되었으며, 102,000여 개의 게이트, 292k 비트의 RAM, 그리고 39k 비트의 ROM으로 구현되었다. $0.25-{\um}m$ CMOS라이브러리로 합성된 게이트 레벨 netlst와 SDF를 이용한 타이밍 시뮬레이션 결과, 2.5-V 전원전압에서 50-MHz로 안전하게 동작함을 확인하였으며, 8192점 FFT/IFFT 연산에 164-${\mu}\textrm{s}$가 소요되어 DVB-T 사양을 만족하는 것으로 평가되었다. 설계된 CFFT8k2k 코어는 FPGA로 구현하여 정상 동작함을 확인하였으며, 8192점 FFT의 평균 SQNR은 약 60-㏈로 분석되었다.