• 정보처리학회논문지C
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• 제16C권5호
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• pp.637-644
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• 2009

NG-SDH망에서 측정된 클럭잡음을 이용한 동기클럭 성능분석 연구가 필요하다. 따라서 본 논문은 NG-SDH망에서 측정된 클럭잡음을 이용하여 다양한 클럭상태에 따른 동기클럭 성능을 분석하고 최대 망노드수를 도출하기 위한 연구를 수행하였다. 또한 측정된 클럭잡음을 이용하여 적합한 클럭잡음모델을 생성하였고, 다양한 클럭상태에 따른 시뮬레이션을 수행하였다. 시뮬레이션 결과를 통해 볼 때 정상상태에서 최대노드수는 80개 노드 이상 이였고, 단기위상변위(SPT)상태에서는 37개 이하였고, 장기위상변위(LPT)상태에서는 50개 이상으로 나타났다. 따라서 3가지 클럭상태에서 ITU-T 규격을 만족할 수 있는 최대 노드수는 37개 이하 임을 알았다. 또한 DOTS 이전의 NE망에서 SPT이나 LPT상태가 발생하면 정상상태의 안정된 다른 동기원 소스로 절체해야 함을 알았다.

• 정보처리학회논문지C
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• 제13C권3호
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• pp.303-310
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• 2006

본 논문은 NG-SDH망에서 정상상태와 SPT상태 및 LPT상태 등 다양한 클럭상태에 따른 동기클럭 특성분석과 최대 망노드수 도출을 위한 연구를 수행하는 것이다. 시뮬레이션을 통해서 정상상태일 경우 NG-SDH 최대 망노드수는 42개에서 38개로 나타났다. SPT상태에서 최종단 NE망을 SPT상태로 적용할 때 최대 망노드수는 19개에서 4개까지로 정상상태에 비하여 많이 감소하였고, 모든 NE망에서 SPT상태가 발생하면 규격만족 노드수가 크게 감소하였다. LPT상태에서 최종단 NE망을 LPT상태로 적용할 경우 최대 노드수는 모두 50개 이상까지로 나타났고, 모든 NE망을 LPT상태로 적용하더라도 동일한 결과를 얻었다. 그러나 모든 DOTS를 LPT상태로 적용하였을 경우 규격만족 전송망 노드수는 SPT상태나 정상상태에 비해 차이가 크지 않았다.

• Journal of Computing Science and Engineering
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• 제6권4호
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• pp.257-266
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• 2012

This paper overviews clock design problems related to the circuit reliability in deep submicron design technology. The topics include the clock polarity assignment problem for reducing peak power/ground noise, clock mesh network design problem for tolerating clock delay variation, electromagnetic interference aware clock optimization problem, adjustable delay buffer allocation and assignment problem to support multiple voltage mode designs, and the state encoding problem for reducing peak current in sequential elements. The last topic belongs to finite state machine (FSM) design and is not directly related to the clock design, but it can be viewed that reducing noise at the sequential elements driven by clock signal is contained in the spectrum of reliable circuit design from the clock source down to sequential elements.

• Molecules and Cells
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• 제39권1호
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• pp.6-19
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• 2016

Redox signalling comprises the biology of molecular signal transduction mediated by reactive oxygen (or nitrogen) species. By specific and reversible oxidation of redoxsensitive cysteines, many biological processes sense and respond to signals from the intracellular redox environment. Redox signals are therefore important regulators of cellular homeostasis. Recently, it has become apparent that the cellular redox state oscillates in vivo and in vitro, with a period of about one day (circadian). Circadian timekeeping allows cells and organisms to adapt their biology to resonate with the 24-hour cycle of day/night. The importance of this innate biological timekeeping is illustrated by the association of clock disruption with the early onset of several diseases (e.g. type II diabetes, stroke and several forms of cancer). Circadian regulation of cellular redox balance suggests potentially two distinct roles for redox signalling in relation to the cellular clock: one where it is regulated by the clock, and one where it regulates the clock. Here, we introduce the concepts of redox signalling and cellular timekeeping, and then critically appraise the evidence for the reciprocal regulation between cellular redox state and the circadian clock. We conclude there is a substantial body of evidence supporting circadian regulation of cellular redox state, but that it would be premature to conclude that the converse is also true. We therefore propose some approaches that might yield more insight into redox control of cellular timekeeping.

• 정보처리학회논문지C
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• 제11C권1호
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• pp.123-134
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• 2004

동기 망과 전송망에서의 동기클럭 성능은 망의 안정성 화보와 데이터 전송 보장 측면에서 중요한 요소이다. 그러므로 망을 설계할 때 동기망과 전송망의 동기클럭 성능을 분석하기 위하여 다양한 파라메타를 적용할 수 있고, 그리고 최상상태에서 최악상태까지 망에서 나타날 수 있는 여러 가지 입력레벨을 적용할 수 있는 시뮬레이터가 필요하다. 따라서 본 논문에서는 동기망과 전송망에서의 동기클럭 특성을 분석할 수 있는 SNCA와 TNCA를 개발하였고, 또한 개발된 시뮬레이터를 활용하여 다양한 원더생성, 노드 수, 클럭 상태 등의 입력조건에 따른 NEl, NE2, NE3 등 전송망과 DOTS1과 DOTS2 등 동기 망에서의 동기 클럭 특성과 최대 노드수 결과를 얻었다.

• ETRI Journal
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• 제30권2호
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• pp.275-281
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• 2008

A 40 Gb/s clock and data recovery (CDR) module for a fiber-optic receiver with improved phase-locked loop (PLL) circuits has been successfully implemented. The PLL of the CDR module employs an improved D-type flip-flop frequency acquisition circuit, which helps to stabilize the CDR performance, to obtain faster frequency acquisition, and to reduce the time of recovering the lock state in the event of losing the lock state. The measured RMS jitter of the clock signal recovered from 40 Gb/s pseudo-random binary sequence ($2^{31}-1$) data by the improved PLL clock recovery module is 210 fs. The CDR module also integrates a 40 Gb/s D-FF decision circuit, demonstrating that it can produce clean retimed data using the recovered clock.

• JSTS:Journal of Semiconductor Technology and Science
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• 제13권1호
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• pp.71-78
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• 2013

In highly reliable and durable systems, failures due to aging might result in catastrophes. Aging monitoring techniques to prevent catastrophes by predicting such a failure are required. Aging can be monitored by performing a delay test at faster clocks than functional clock in field and checking the current delay state from the test clock frequencies at which the delay test is passed or failed. In this paper, we focus on test clock control scheme for a system-on-chip (SoC) with multiple clock domains. We describe limitations of existing at-speed test clock control methods and present an on-chip faster-than-at-speed test clock control scheme for intra/inter-clock domain test. Experimental results show our simulation results and area analysis. With a simple control scheme, with low area overhead, and without any modification of scan architecture, the proposed method enables faster-than-at-speed test of SoCs with multiple clock domains.

• 한국통신학회논문지
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• 제32권6B호
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• pp.305-315
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• 2007

본 논문에서는 차세대 광전송망의 전송노드와 DOTS에 대해 실제 측정한 클럭잡음 데이터를 기반으로 광전송망 내에서 동기클럭이 정상상태에 있을 때 성능을 분석하고, 이 때 구성가능한 최대 망노드 수준을 제시하였다.

• 전자공학회논문지
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• 제51권8호
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• pp.156-164
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• 2014

Field programmable gate array 기반 시간-디지털 변환기(Time to Digital Converter)로 가장 널리 사용되는 딜레이 라인(tapped delay line) 방식은 딜레이 라인의 길이가 길어지면 정확도가 떨어지는 단점이 있다. 이에 본 논문에서는 동일한 시간 해상도를 가지면서 딜레이 라인의 길이를 줄일 수 있도록 4 위상 클럭을 사용하고 이중 상태 판별 제어부를 가지는 시간-디지털 변환기 구조를 제안한다. 4 위상 클럭 별로 딜레이 라인 구성 시 발생하는 라인 간 딜레이 오차를 줄이기 위해 입력신호와 가장 가까운 클럭과의 시간 차이만 하나의 딜레이 라인으로 측정하고 어떤 위상 클럭이 사용되었는지를 판별하는 구조를 가졌다. 또한 싱크로나이저 대신 이중 상태 측정 state machine을 이용하여 메타스태이블을 판별함으로써, 싱크로나이저로 인한 딜레이 라인의 증가를 억제하였다. 제안한 시간-디지털 변환기(TDC)의 성능 측정 결과 1 ms의 측정 시간 범위에 대해 평균 분해능 22 ps, 최대 표준편차 90 ps을 가지며 비선형성은 25 ps였다.

• ETRI Journal
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• 제32권6호
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• pp.854-862
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• 2010

One-way delay variation (OWDV) has become increasingly of interest to researchers as a way to evaluate network state and service quality, especially for real-time and streaming services such as voice-over-Internet-protocol (VoIP) and video. Many schemes for OWDV measurement require clock synchronization through the global-positioning system (GPS) or network time protocol. In clock-synchronized approaches, the accuracy of OWDV measurement depends on the accuracy of the clock synchronization. GPS provides highly accurate clock synchronization. However, the deployment of GPS on legacy network equipment might be slow and costly. This paper proposes a method for measuring OWDV that dispenses with clock synchronization. The clock synchronization problem is mainly caused by clock skew. The proposed approach is based on the measurement of inter-packet delay and accumulated OWDV. This paper shows the performance of the proposed scheme via simulations and through experiments in a VoIP network. The presented simulation and measurement results indicate that clock skew can be efficiently measured and removed and that OWDV can be measured without requiring clock synchronization.