• JSTS:Journal of Semiconductor Technology and Science
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• 제9권1호
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• pp.29-36
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• 2009

Power supply noise is fundamentally caused by large current peaks. Since large current peaks are induced by simultaneous switching of many circuit elements, power supply noise can be minimized by deliberate clock scheduling which utilizes nonzero clock skew. In this paper, nonzero skew clock scheduling is used to avoid the large peak current and consequently reduce power supply noise. While previous approaches require extra characterization efforts to acquire current waveform of a circuit, we approximate it only with existing cell library information to be easily adapted to conventional design flow. A simulated annealing based algorithm is performed, and the peak current values are estimated for feasible clock schedules found by the algorithm. The clock schedule with the minimum peak current is selected for a solution. Experimental results on ISCAS89 benchmark circuits show that the proposed method can effectively reduce the peak current.

• Journal of Computing Science and Engineering
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• 제6권4호
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• pp.257-266
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• 2012

This paper overviews clock design problems related to the circuit reliability in deep submicron design technology. The topics include the clock polarity assignment problem for reducing peak power/ground noise, clock mesh network design problem for tolerating clock delay variation, electromagnetic interference aware clock optimization problem, adjustable delay buffer allocation and assignment problem to support multiple voltage mode designs, and the state encoding problem for reducing peak current in sequential elements. The last topic belongs to finite state machine (FSM) design and is not directly related to the clock design, but it can be viewed that reducing noise at the sequential elements driven by clock signal is contained in the spectrum of reliable circuit design from the clock source down to sequential elements.

• 전자공학회논문지
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• 제52권12호
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• pp.99-108
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• 2015

클럭 펄스에 동기 되어 동작하는 임베디드 마이크로컨트롤러는 미션 크리티컬한 응용환경에서 입력 클럭에 가해지는 급격한 전기적 왜란의 영향에 의해 오동작이 발생되기 쉽다. 다양한 외부 전기적 노이즈에 대한 내성 있는 시스템 동작이 요구되며 시스템 클럭 관점에서 견고한 회로 디자인 기술이 점차 중요한 이슈가 되고 있다. 본 논문에서는 이러한 시스템의 비이상적인 상황을 방지하기 위해 자동 클럭 에러 검출을 위한 온 칩클럭 컨트롤러 구조를 제안한다. 이를 위해 에지 검출기, 노이즈 제거기와 글리치 프리 클럭 스위칭 회로를 적용하였고, 에지 검출기는 입력 클럭의 비이상적인 저주파수 상태를 검출하는데 사용 되었으며, 딜레이 체인 회로를 이용한 클럭 펄스의 노이즈 제거기는 글리치 성분을 검출 할 수 있도록 하였다. 이렇게 검출된 입력 클럭의 비이상적인 상황은 글리치 프리 클럭 변환기에 의해 백업 클럭으로 스위칭하게 된다. 회로 시뮬레이션을 통해 제안된 백업 클럭 변환기의 동작을 검증하였고 테스트환경에서 방사노이즈를 인가하였을 때 시스템 클럭의 내성에 대한 주파수 특성을 평가하였다. 본 기법을 범용 MCMCU 구조에 추가적으로 적용하여 작은 하드웨어의 추가만으로도 시스템 클럭의 안전성을 확보하는 하나의 방법을 제시한다.

• Journal of Positioning, Navigation, and Timing
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• 제5권3호
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• pp.157-163
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• 2016

Clocks for time synchronization using radio signals such as global navigation satellite system (GNSS) may lose reference signals by intentional or unintentional jamming. This is called as holdover. When holdover occurs, a clock goes into free run in which synchronization performance is degraded considerably. In order to maintain the required precise time synchronization during holdover, accurate estimation on main parameters such as frequency offset and frequency drift is needed. It is necessary to implement an optimum filter through various simulation tests by creating clock noise in accordance with given specifications in order to estimate the main parameters accurately. In this paper, a method that creates clock noise in accordance with given specifications is described.

• ETRI Journal
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• 제36권2호
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• pp.321-324
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• 2014

This letter describes a two-phase clock oxide thin-film transistor shift register that executes a robust operation over a wide threshold voltage range and clock coupling noises. The proposed circuit employs an additional Q generation block to avoid the clock coupling noise effects. A SMART-SPICE simulation shows that the stable shift register operation is established for the clock coupling noises and the threshold voltage variation from -4 V to 5 V at a line time of $5{\mu}s$. The magnitude of coupling noises on the Q(15) node and Qb(15) node of the 15th stage is respectively -12.6 dB and -26.1 dB at 100 kHz in the proposed circuit, compared to 6.8 dB and 10.9 dB in a conventional one. In addition, the estimated power consumption is 1.74 mW for the proposed 16-stage shift registers at $V_{TH}=-1.56V$, compared to 11.5 mW for the conventional circuits.

• 한국지능시스템학회논문지
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• 제23권6호
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• pp.505-510
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• 2013

본 논문에서는 현재 운영 중인 DGPS 기준국 환경에서 위성시계 이상 발생시 실시간으로 이상현상을 검출하고 식별하기 위하여, 기준국 수신기의 측정잡음을 최소화하는 기법에 대해 다룬다. 기준국 수신기의 측정잡음을 최소화하기 위하여, 의사거리 측정치에 포함된 오차항목을 제거하여 순수 측정잡음 만을 추정한다. 먼저 두 대의 기준국 수신기의 출력을 이용하여 비공통 성분 오차를 제거한 다음, 해당 보정치를 적용하여 측정잡음을 최소화시킨다. 측정잡음 최소화를 기반으로 위성시계 이상발생시 이상신호를 검출하고 이상위성을 식별하여 DGPS 기준국 시스템의 가용성을 증대시키고자 한다.

• ETRI Journal
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• 제41권3호
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• pp.383-395
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• 2019

Clock Controlled Dual keeper Domino logic structures (CCDD_1 and CCDD_2) for achieving a high-speed performance with low power consumption and a good noise margin are proposed in this paper. The keeper control circuit comprises an additional PMOS keeper transistor controlled by the clock and foot node voltage. This control mechanism offers abrupt conditional control of the keeper circuit and reduces the contention current, leading to high-speed performance. The keeper transistor arrangement also reduces the loop gain associated with the feedback circuitry. Hence, the circuits offer less delay variability. The design and simulation of various wide fan-in designs using 180 nm CMOS technology validates the proposed CCDD_1 and CCDD_2 designs, offering an increased speed performance of 7.2% and 8.5%, respectively, over a conventional domino logic structure. The noise gain margin analysis proves good robustness of the CCDD structures when compared with a conventional domino logic circuit configuration. A Monte Carlo simulation for 2,000 runs under statistical process variations demonstrates that the proposed CCDD circuits offer a significantly reduced delay variability factor.

• Journal of Semiconductor Engineering
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• 제1권1호
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• pp.1-12
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• 2020

Handling precise timing in high-speed transceivers has always been a primary design target to achieve better performance. Many different approaches have been tried, and one of those is utilizing the beneficial nature of injection locking. Though the phenomenon was not intended for building integrated circuits at first, its coupling effect between neighboring oscillators has been utilized deliberately. Consequently, the dynamics of the injection-locked oscillator (ILO) have been explored, starting from R. Adler. As many aspects of the ILO were revealed, further studies followed to utilize the technique in practice, suggesting alternatives to the conventional frequency syntheses, which tend to be complicated and expensive. In this review, the historical analysis techniques from R. Adler are studied for better comprehension with proper notation of the variables, resulting in numerical results. In addition, how the timing jitter or phase noise in the ILO is attenuated from noise sources is presented in contrast to the clock generators based on the phase-locked loop (PLL). Although the ILO is very promising with higher cost effectiveness and better noise immunity than other schemes, unless correctly controlled or tuned, the promises above might not be realized. In order to present the favorable conditions, several strategies have been explored in diverse applications like frequency multiplication, data recovery, frequency division, clock distribution, etc. This paper reviews those research results for clock multiplication and data recovery in detail with their advantages and disadvantages they are referring to. Through this review, the readers will hopefully grasp the overall insight of the ILO, as well as its practical issues, in order to incorporate it on silicon successfully.

• 한국전자파학회논문지
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• 제20권11호
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• pp.1130-1137
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• 2009

본 논문은 지상파 DMB에서 기준 클락 신호에 의한 RF 수신기의 민감도 열화 현상을 분석하고, 이를 해결하기 위한 새로운 PCB 설계 기법을 제안하였다. 현재 DMB 수신기 시스템에 사용되는 기준 주파수는 16.384 MHz, 19.2 MHz, 24.576 MHz의 세 종류가 있다. 이러한 기준 주파수의 고조파 성분이 RF 채널 주파수에 근접할 경우, 해당 채널의 감도가 심각히 열화될 수 있다. 이러한 클락 고조파 결합 문제를 해결하기 위해 스트립라인 형태의 새로운 클락 배선 설계 기법을 제안하였다. 제안된 기법은 인덕턴스 성분을 사용하여 클락 신호의 접지 단자를 주 접지 단자와 분리하고, 클락 신호선과 주변 접지면의 결합 커패시턴스 성분을 최소화 하도록 설계되었다. 이를 DMB 수신기 보드에 적용하여 수신기의 감도가 최대 2 dB 개선됨을 측정을 통하여 확인하였다.

• 한국정보통신학회논문지
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• 제8권6호
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• pp.1102-1106
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• 2004

통신장비 내에 들어 있는 클럭들에서 발생되는 위상시간에러의 성분 중에 플리커 잡음이 큰 비중을 차지한다. 본 논문에서는 먼저 주파수 안정도에 대찬 측정표준을 설명한다. 그리고 백색잡음으로부터 플리커 잡음을 컴퓨터로 생성시키는 알고리즘을 소개하고 분석한다. 특히 알고리즘의 파라미터 중에서 단수 및 시정수비와 잡음 생성 대역폭의 관계를 규명한다. 이러한 관계를 이용하여 컴퓨터로 위상시간 에러를 생성한다.