• 전자공학회논문지C
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• 제35C권4호
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• pp.30-37
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• 1998

In this paper, we propose a test generation method for large scale sequential circuits based on circuit partitioning to increase the size of circuits that the implicit product machine traversal (IPMT) method can handle. Our method paratitions a circuit under test into subset circuits with only single output, and performs a partial scan design using the state transtition cost that represents a degree of the connectivity of the subset circuit. The IPMT method is applied to the partitioned partial scan circuits in test generation. Experimental results for ISCAS89 benchmark circuits with more thatn 50 flip-flops show that our method has generated test patterns with almost 100% fault coverage at high speed by use of 34%-73% scanned flip-flops.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2004년도 하계종합학술대회 논문집(2)
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• pp.541-544
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• 2004

This paper presents a new circuit panitioning algorithm using wire redundancy removal. This algorithm consist of the two steps. In the first step. We propose a new IIP(Iterative Improvement Partitioning) technique that selects the method to choice cells according to improvement status using two kinds of bucket structures, the one kept by total gain, and the other by updated gain. In the second step, we select the target wire in the cut-set. We add a alternative wire in the circuit to remove the target wire. For this we use wire redundancy removal and addition method The experimental results on MCNC benchmark circuits show improvement up to $41-50\%$ in cut-size over previous algorithms

• 전자공학회논문지C
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• 제34C권2호
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• pp.38-49
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• 1997

In this paper, w describe partitioning large circuits into multiple chips on the programmable FPCB for rapid prototyping. FPCBs consists of areas for FPGAs for logic and interconnect components, and the routing topology among them are predetermined. In the partition problem for FPCBs, the number of wires ofr routing among chips is fixed, which is an additonal constraints to the conventional partition problem. In order to deal with such aconstraint properly we first define a new partition problem, so called the topologybased partition problem, and then propose a heuristic method. The heuristic method is based on the simulated annealing and clustering technique. The multi-level tree clustering technique is used to obtain faster and better prtition results. In the experimental results for several test circuits, the restrictions for FPCB were all satisfied and the needed execution time was about twice the modified K-way partition method for large circuits.

• 대한전자공학회논문지SD
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• 제41권10호
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• pp.105-113
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• 2004

본 논문은 B-I (delay insensitive) 모델을 사용하는 비동기 프로세서의 메모리 동작 완료 신호 생성 회로를 제안한다. 제안된 설계 방법은 더미셀과 완료 신호 생성 회로를 이용하여 메모리의 읽기 및 쓰기 동작의 완료 신호를 생성한다. 비트라인과 메모리 셀의 지연을 고려하여 메모리를 지수적 블록 크기로 나누어 최소의 완료 신호 회로를 추가하여 D-I 모델로 동작하는 메모리를 설계하였다. 각 구역의 크기가 지수적으로 증가하도록 메모리를 분할하는 제안된 분할 알고리즘은 기존의 동일한 크기를 갖는 구역들로 메모리를 분할하는 방법에 비해 약 40% 정도 동작 지연을 개선하였다.

• 전자공학회논문지C
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• 제35C권7호
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• pp.46-58
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• 1998

In this paper, we propose a synthesis algorithm for the design of low powe rcombinational circuits under area constraints. The proposed algorithm partitions a given circuit into several subcircuits such that only a selected subcircuit is activated at a time, hence reduce unnecessary signal transitions. Partitioning of a given circuit is performed through adaptive simulated annealing algorithm employing the cost function reflecting poer consumption under area constraints. Experimental reuslts for the MCNC benchmark circuits show that the proposed algorithm generates the circuits which consume less power by 61.1% and 51.1%, when compared to those generated by the sis 1.2 and the precomputation algorithm, respectively.

• 전자공학회논문지C
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• 제35C권3호
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• pp.16-23
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• 1998

In this paper, we present a fast and efficient Iterative Improvement Partitioning(IIP) technique for VLSI circuits and hybrid bucket structures on its implementation. The IIP algorithms are very widely used in VLSI circuit partition due to their time efficiency. As the performance of these algorithms depends on choices of moving cell, various methods have been proposed. Specially, Cluster-Removal algorithm by S. Dutt significantly improved partition quality. We indicate the weakness of previous algorithms wjere they used a uniform method for choice of cells during for choice of cells during the improvement. To solve the problem, we propose a new IIP technique that selects the method for choice of cells according to the improvement status and present hybrid bucket structures for easy implementation. The time complexity of proposed algorithm is the same with FM method and the experimental results on ACM/SIGDA benchmark circuits show improvment up to 33-44%, 45%-50% and 10-12% in cutsize over FM, LA-3 and CLIP respectively. Also with less CUP tiem, it outperforms Paraboli and MELO represented constructive-partition methods by about 12% and 24%, respectively.

• 전자공학회논문지C
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• 제35C권10호
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• pp.69-77
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• 1998

본 논문에서는 대규모 집적회로 설계에 있어 효율적이고 안정된 분할을 위한 새로운 다단 분할 방법을 제안한다. 대규모 회로의 설계에 반복적인 분할 개선 방법을 적용함에 있어 성능의 한계를 극복하기 위해 제안된 다단 분할 방법은 분할 계층구조의 형성 방식에 의해 그 성능이 결정되었다. 기존에 제안된 대부분의 다단 분할 방법은 계층구조를 형성하는 과정에서 실험에 의한 인위적인 제한 조건을 설정하여 분할 결과의 안정성이 저하되는 문제가 있었다. 이러한 안정성의 결여는 반복 수행시의 분할 결과 편차가 매우 커지는 상황을 초래한다. 본 논문에서는 이러한 인위적인 제한 조건의 설정을 최소화하고 계층구조 형성 과정에서 현재 회로 연결 상태를 고려하여 자율적인 제한조건에 의해 클러스터링을 수행하는 새로운 계층구조 형성 방식을 제안한다. 제안된 방법에 의해 형성된 분할 계층구조는 HYIP/sup 11/의 하이브리드 버켓을 이용한 분할 개선방법을 반복적으로 적용하여 분할 결과를 얻는다. 본 다단 분할 방법은 ACM/SIGDA에서 제공한 벤치마크회로를 대상으로 실험한 결과 기존 분할 방식/sup [3] [4] [5] [8] [9]/에 비해 약 10-40% 가량의 최소 cutsize 감소 효과가 있었고 기존의 다단 분할 방법 중에 가장 효율적인 방법으로 평가되는 ML/sup [10]/에 비해 제안된 방법이 최소 cutsize에 있어서는 약 5%, 평균 outsize에 있어서는 평균 20%이상의 성능 향상을 가져 왔다. 더욱이 제안된 방법을 10회 수행한 결과가 ML 방법을 100회 수행한 결과 보다 앞서는 성능을 보였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1988년도 전기.전자공학 학술대회 논문집
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• pp.557-560
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• 1988

In this paper, we present a new k-way partitioning algorithm for a graph of an electrical circuit wherein nodes and edges are regarded as cells (modules) and nets, respectively. In contrast to the previous work, our method is based upon a linearly ordered partition paradigm. We also claim that the maximum number of netcuts mostly governs the performance of k-way partitioning, thus having influence on the construction of a new cost function. In addition, our approach elaborates upon balancing the partition size. Our experiments show excellent results in comparison with previous k-way partitioning algorithms.

• 전자공학회논문지C
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• 제35C권9호
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• pp.21-28
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• 1998

본 논문에서는 회로결선도 분할을 위해 LIME이라는 효과적인 선형배열 알고리즘을 제안한다. LIME은 제안된 비용함수를 이용해 하나의 세그먼트가 남을 때까지 두 개의 세그먼트를 병합한다. 마지막에 남은 하나의 세그먼트가 선형배열에 해당한다. LIME은 회로 결선도의 성긴 특징을 이용하므로 상당히 빠르게 수행된다. 제안된 알고리즘은 기존 방법보다 전형배열을 만드는데 약 8배 빠른 수행 속도를 보이며, 이를 이용한 회로 결선도 분할 결과도 스케일드 비용 면에서 약 17% 향상되었다.

• 디지털산업정보학회논문지
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• 제9권4호
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• pp.11-19
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• 2013

In this paper we present a reodered simulated-anealing algorithm which is capable of applying odering based k-way partitioned clusters. This method is used for improvement of the objectives of partitioning which are k-way partitioned by using odering algorithm. It changes the positions of the clusters and the vertices in each clusters. Reodered vertices are splitted by using DP-RP method and this process has an opportunity to improve the objective functions. This algorithm has advantages to improve the quality of the solutions for various purposes. Experimental results on several graphs demonstrate that proposed algorithm provides substantial enhancement.