• ETRI Journal
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• 제39권4호
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• pp.570-581
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• 2017

Multiplication in finite fields is used in many applications, especially in cryptography. It is a basic and the most computationally intensive operation from among all such operations. Several systolic multipliers are proposed in the literature that offer low hardware complexity or high speed. In this paper, a bit-parallel polynomial basis systolic multiplier for generic irreducible polynomials is proposed based on a modified interleaved multiplication method. The hardware complexity and delay of the proposed multiplier are estimated, and a comparison with the corresponding multipliers available in the literature is presented. Of the corresponding multipliers, the proposed multiplier achieves a reduction in the hardware complexity of up to 20% when compared to the best multiplier for m = 163. The synthesis results of application-specific integrated circuit and field-programmable gate array implementations of the proposed multiplier are also presented. From the synthesis results, it is inferred that the proposed multiplier achieves low power consumption and low area complexitywhen compared to the best of the corresponding multipliers.

• JSTS:Journal of Semiconductor Technology and Science
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• 제15권4호
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• pp.477-483
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• 2015

The k-Winners-Take-All (kWTA) is an operation to find the largest k (>1) inputs among N inputs. Parallel search algorithm of kWTA for digital inputs is not invented yet, so most of digital kWTA architectures have O(N) time complexity. A parallel search algorithm for digital kWTA operation and the circuits for its VLSI implementation are presented in this paper. The proposed kWTA architecture can compare all inputs simultaneously in parallel. The time complexity of the new architecture is O(logN), so that it is scalable to a large number of digital data. The high-speed kWTA operation and its O(logN) dependency of the new architecture are verified by simulations. It takes 290 ns in searching for 5 winners among 1024 of 32 bit data, which is more than thousands of times faster than existing digital kWTA circuits, as well as existing analog kWTA circuits.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -2
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• pp.971-974
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• 2002

Petri net is an effective modeling tool for concurrent systems. Liveness problem is one of analysis problems in Petri net theory verifying whether the system is free from any local deadlocks. It is well known that computational complexity of liveness problem of general Petri net is deterministic exponential space. Some subclasses, such as marked graph and free choice net, are suggested where liveness problem is verified in less complexity. This paper studies liveness of siphon containing circuit (SCC) net. Liveness condition based on algebraic inequalities is shown. Then polynomial time decidability of liveness of SCC net is derived, if the given net is known to be an SCC net a priori.

• 대한전자공학회논문지
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• 제18권5호
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• pp.30-34
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• 1981

본 논문은 디지탈 시스템의 회로측정 평가방식에 관한 연구로서, 조합논리회로와 순서논리회로에서의 회로복잡도와 부분회로에 대한 외부 단자로부터의 접근도를 구하고, 이 수로부터 측정평가방식을 논하였다. 따라서 회로설계 초에 이 평가방식을 적용해 봄으로써, 더 좋은 측정평가도를 얻도록 재설계되어져야 하며 이러한 설계방법은 시스템 유지보수에 매우 경제적이고 신뢰도를 높일 수 있다. 또한 스테픈슨-그레손의 방법과 본 방법의 회로측정 평가도를 비교하면 결과 값은 서로일치하면서 본 방법이 계산과정에서 매우 간편하였다.

• 전력전자학회논문지
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• 제24권4호
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• pp.286-293
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• 2019

This study compares and analyzes online update techniques, which estimate the parameters of battery equivalent circuit models in real time. Online update techniques, which are based on extended Kalman filter and recursive least square methods, are constructed by considering the dynamic characteristics of batteries. The performance of the online update techniques is verified by simulation and experiments. Each online update technique is compared and analyzed in terms of complexity and accuracy to propose a suitable guide for selecting algorithms on various types of battery applications.

• 대한전자공학회논문지
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• 제23권3호
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• pp.309-316
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• 1986

A concatenated coding system using a binary code as the inner code and a nonbinary code as the outer code has been constructed for the purpose of error correction. The complexity of a conventional coding system grows exponentially as the code length of a block code becomes longer. To reduce the complexity for ling code, an effective communication system has been proposed by cascading two codes-binary and norbinary codes. Using a parallel-to-serial circuit and a serial-to-parallel circuit, the concatenated coding system has been designed and constructed by empolying a (7,3) burst error correcting code as the inner code and a (7,3) Reed-Solomon code as the outer code. This system has been simulated and tested using a micro-computer. For the (49,9) concatenated coding system, the error probability of the channel has been evaluated and compared to different coding systems.

• 대한전자공학회논문지SD
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• 제41권5호
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• pp.51-60
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• 2004

반도체 기술의 발달로 회로의 집적도와 복잡도가 증가함에 따라 칩의 생산 과정에서 고장이 발생하는 빈도가 높아지게 되었다. 칩의 수율을 향상시키고, 생산 단가를 절감시키기 위해서 고장의 원인을 찾아내고 분석하는 과정은 매우 중요하다. 그러나 고장의 원인을 분석하는 과정 중 고장의 위치를 찾아내는 데는 많은 시간이 소요된다. 게이트 수준에서의 고장 위치 진단은 물리적 수준에서의 고장 범위를 한정해 줌으로써 고장 위치를 찾는 데 소요되는 시간을 줄 일 수 있다는 데 의미를 갖는다. 본 논문에서는 새로운 방식의 고장 딕션너리 방식과 추가적인 고장 시뮬레이션 방식을 혼합하여, 메모리의 소비를 최소화하면서도 시뮬레이션 수행 시간을 단축시킴으로써 효과적으로 고장 진단을 수행할 수 있는 고장 진단 알고리듬을 제안한다.

• 한국산업정보학회논문지
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• 제19권6호
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• pp.1-6
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• 2014

지연 무관방식의 NCL 비동기 설계는 혁신적인 비동기 회로 설계 방식의 하나로써 견고성, 소비전력 그리고 용이한 설계의 재사용과 같은 많은 장접을 가지고 있다. 그러나, 기존의 NCL 게이트 셀들의 트랜지스터-레벨 구조들은 느린 스피드, 높은 영역 오버헤드, 높은 와이어(wire) 복잡도와 같은 약점 또한 가지고 있다. 따라서, 본 논문에서는 빠른 스피드, 낮은 영역 오버헤드, 낮은 와이더 복잡도를 위해서 트랜지스터 레벨에서 설계된 새로운 고속의 NCL 게이트 셀을 제안하고자 한다. 제안된 고속의 NCL 게이트 셀들은 회로 지연, 영역, 소모 전력에 의해서 기존의 다른 NCL 게이트 셀들과 비교되었다..

• 대한전자공학회논문지
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• 제15권6호
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• pp.52-65
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• 1978

회로 해석 프로그램을 이용한 컴퓨터에 의한 칼라 TV 나로 설계를 시도하여 보았다. 칼라 TV의 colorplexed composite video signal은 여러가지 신호가 합쳐진 복합 신호이므로 칼라 TV 회로 설계를 하는 데에는 곤란한 점이 많다. 이 논문에서는 적절한 해석 프로그램을 선정하여 칼라 TV의 Y 영상회로, 색신호 증폭회로, AGC 회로 및 동기분리회로를 설계하는 방법을 기술하였다. 그리고 그 설계 방법이 타당함을 실험적으로 확인하였다.

• Journal of information and communication convergence engineering
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• 제10권2호
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• pp.194-199
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• 2012

This paper proposes a novel scheme of a gray scale fingerprint image for a high-accuracy capacitive sensor chip. The conventional grayscale image scheme uses a digital-to-analog converter (DAC) of a large-scale layout or charge-pump circuit with high power consumption and complexity by a global clock signal. A modified capacitive detection circuit for the charge sharing scheme is proposed, which uses a down literal circuit (DLC) with a floating-gate metal-oxide semiconductor transistor (FGMOS) based on a neuron model. The detection circuit is designed and simulated in a 3.3 V, 0.35 ${\mu}m$ standard CMOS process. Because the proposed circuit does not need a comparator and peripheral circuits, the pixel layout size can be reduced and the image resolution can be improved.