• 마이크로전자및패키징학회지
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• 제20권3호
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• pp.75-80
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• 2013

전자패키징 기술의 발전에 따라 패키지의 소형화는 집적화에 따른 열 소산 면적 감소로 인하여 패키지의 온도 상승을 초래한다. 온도 상승은 소자의 성능을 저해하여, 시스템 고장을 발생을 유발시키며 수명을 단축시킨다. 본 연구에서는 마이크로 패턴과 세미 임베디드 구조를 결합하여 열 소산을 극대화 시킬 수 있는 새로운 구조를 제안하여 열특성을 평가하였다. 제안 구조의 열특성 평가 결과, 기존 구조에 비하여 최대 온도는 $20^{\circ}C$낮았으며, 범프의 최대 응력은 20%이상 감소하여 제안 구조의 유효성을 확인하였다.

• 마이크로전자및패키징학회지
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• 제11권4호
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• pp.43-48
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• 2004

상부 칩과 하부 기판이 모두 Si으로 구성되어 있는 플립칩 패키지 시편을 제조하여 $130{\~}160^{\circ}C$의 온도 범위에서 $3{\~}4{\times}10^4 A/cm^2$의 전류밀도를 가하여 주면서 플립칩 본딩된 Sn-3.5Ag-0.5Cu 솔더범프의 electromigration 거동을 분석하였다. Sn-3.5Ag-0.5Cu 솔더범프의 cathode로부터 anode로의 electromigration에 의해 Cu UBM이 완전히 소모되어 cathode부위에서 void가 형성됨으로써 파괴가 발생하였다. Sn-3.5Ag-0.5Cu 솔더범프의 electromigration에 대한 활성화 에너지는 $3{\times}10^4 A/cm^2$의 전류밀도에서는 0.61 eV, $3.5{\times}10^4 A/cm^2$의 전류밀도에서는 0.63 eV, $4{\times}10^4 A/cm^2$의 전류밀도에서는 0.77 eV로 측정되었다.

• 마이크로전자및패키징학회지
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• 제19권3호
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• pp.77-82
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• 2012

본 연구에서는 칩을 기판에 내장하기 위해 상용화된 CSR사의 bluetooth chip을 이용하여 표면의 솔더볼을 제거하고 PCB소재와 공정을 이용하는 embedded active PCB 공정에 관한 연구를 하였다. 솔더볼이 제거된 칩과 PCB는 구리 도금 공정으로 연결되었으나 열 충격시 표면처리를 하지 않았을 시 칩의 표면과 ABF 간의 de-lamination 현상이 발견되었고, 이를 해결하기 위해 칩의 polyimide passivation layer에 디스미어와 플라즈마 공정을 이용하여 조도 형성을 하는 연구를 진행하였다. SEM(Scanning Electron Microscope) 과 AFM(Atomic Force Micrometer)을 통하여 표면을 관찰하였고, XPS(X-ray Photoelectron Spectroscopy)를 이용하여 표면의 화학적 구조의 변화를 관찰하였다. 실험결과 플라즈마 처리 시 표면 조도형성이 되었으나 그 밀도가 조밀하지 못하였지만 디스미어 공정과 함께 처리하였을 시 조도의 조밀도가 높아 열 충격을 가하였을 시에도 칩의 polyimide layer와 ABF간의 de-lamination 현상이 발견되지 않았다.

• 마이크로전자및패키징학회지
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• 제20권4호
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• pp.59-63
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• 2013

In this paper, the impact of the copper densities of substrate layers on IC package warpage is studied experimentally and numerically. The substrate strips used in this study contained two metal layers, with the metal densities and patterns of these two layers varied to determine their impacts. Eight legs of substrate strips were prepared. Leg 1 to leg 5 were prepared with a HD (high density) type of strip and leg 6 to leg 8 were prepared with UHD (ultra high density) type of strip. The top copper metal layer was designed to feature meshed patterns and the bottom copper layer was designed to feature circular patterns. In order to consider the process factors, the warpage of the substrate bottom was measured step by step with the following manufacturing process: (a) bare substrate, (b) die attach, (c) applying mold compound (d) and post reflow. Furthermore, after the post reflow step, the substrate strips were diced to obtain unit packages and the warpage of the unit packages was measured to check the warpage trends and differences. The experimental results showed that the warpage trend is related to the copper densities. In addition to the experiments, a Finite Element Modeling (FEM) was used to simulate the warpage. The nonlinear material properties of mold compound, die attach, solder mask, and substrate core were included in the simulation. Through experiment and simulation, some observations were concluded.

• 마이크로전자및패키징학회지
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• 제21권2호
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• pp.65-70
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• 2014

박형 package-on-package의 상부 패키지에 대하여 PCB 기판, 칩본딩 및 에폭시 몰딩과 같은 공정단계 진행에 따른 warpage 특성을 분석하였다. $100{\mu}m$ 두께의 박형 PCB 기판 자체에서 $136{\sim}214{\mu}m$ 범위의 warpage가 발생하였다. 이와 같은 PCB 기판에 $40{\mu}m$ 두께의 박형 Si 칩을 die attach film을 사용하여 실장한 시편은 PCB 기판의 warpage와 유사한 $89{\sim}194{\mu}m$의 warpage를 나타내었으나, 플립칩 공정으로 Si 칩을 PCB 기판에 실장한 시편은 PCB 기판과 큰 차이를 보이는 $-199{\sim}691{\mu}m$의 warpage를 나타내었다. 에폭시 몰딩한 패키지의 경우에는 DAF 실장한 시편은 $-79{\sim}202{\mu}m$, 플립칩 실장한 시편은 $-117{\sim}159{\mu}m$의 warpage를 나타내었다.

• 한국마이크로전자및패키징학회:학술대회논문집
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• 한국마이크로전자및패키징학회 2000년도 Proceedings of 5th International Joint Symposium on Microeletronics and Packaging
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• pp.43-55
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• 2000

In traditional electronic packages the die and the substrate are interconnected with fine wire. Wire bonding technology is limited to bond pads around the peripheral of the die. As the demand for I/O increases, there will be limitations with wire bonding technology. Flip chip technology eliminates the need for wire bonding by redistributing the bond pads over the entire surface of the die. Instead of wires, the die is attached to the substrate utilizing a direct solder connection. Although several steps and processes are eliminated when utilizing flip chip technology, there are several new problems that must be overcome. The main issue is the mismatch in the coefficient of thermal expansion (CTE) of the silicon die and the substrate. This mismatch will cause premature solder Joint failure. This issue can be compensated for by the use of an underfill material between the die and the substrate. Underfill helps to extend the working life of the device by providing environmental protection and structural integrity. Flux residues may interfere with the flow of underfill encapsulants causing gross solder voids and premature failure of the solder connection. Furthermore, flux residues may chemically react with the underfill polymer causing a change in its mechanical and thermal properties. As flip chip packages decrease in size, cleaning becomes more challenging. While package size continues to decrease, the total number of 1/0 continue to increase. As the I/O increases, the array density of the package increases and as the array density increases, the pitch decreases. If the pitch is decreasing, the standoff is also decreasing. This paper will present the keys to successful flip chip cleaning processes. Process parameters such as time, temperature, solvency, and impingement energy required for successful cleaning will be addressed. Flip chip packages will be cleaned and subjected to JEDEC level 3 testing, followed by accelerated stress testing. The devices will then be analyzed using acoustic microscopy and the results and conclusions reported.

• 마이크로전자및패키징학회지
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• 제9권4호
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• pp.35-45
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• 2002

열하중에 의한 언더필/칩 계면의 응력을 유한요소법을 이용하여 구하였다. 먼저 실리카 입자의 부피 분율이 언더필 재료의 물성에 미치는 영향을 알아보기 위하여 세 가지 재료 세트에 대하여 실리카 입자의 부피 분율에 따른 영계수, 포아슨비, 영팽창 계수를 Mori-Tanaka방법을 이용하여 계산하였고, 언더필과 칩이 형성하는 edge및 wedge에 대한 singularity를 계산하였다. 그 다음에는 앞에서 계산한 재료물성치를 가지고 실리카 입자의 부피 분율에 따른 언더필/칩 계면의 응력을 몇 가지 플립칩 형상에 대하여 살펴보았다. 언더필이 균일한 재료라는 가정과 플립칩 어셈블리를 구성하고 있는 재료들이 선형탄 성적거동을 하고 등방성을 보이며 그들의 성질이 온도에 무관하다는 가정 하에 다섯 가지의 플립칩 어셈블리 모델이 고려되었다.

• 한국마이크로전자및패키징학회:학술대회논문집
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• 한국마이크로전자및패키징학회 2000년도 Proceedings of 5th International Joint Symposium on Microeletronics and Packaging
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• pp.3-7
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• 2000

In summary, a fundamentally new paradigm called System-on-Package could potentially become a complementary alternative to System-on-Chip, thus providing a balanced set of system-level functions between the semiconductor IC and single component package beyond the year 2007. The concurrent engineering and optimization of IC and package could overcome the fundamental IC issues presented above.

• 마이크로전자및패키징학회지
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• 제18권4호
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• pp.19-25
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• 2011

현대 전자 산업에서Cu/Low-K공정의 도입을 통해 반도체 칩의 소형화 및 전기적 성능 향상이 가능해졌으나, Cu/Low-K는 기존의 반도체 제조 공정에 사용된 물질에 비해 물리적으로 매우 취약해진 단점을 가지고 있어 칩 제조 공정 과 패키지 공정에서 많은 문제를 유발하고 있다. 특히, 온도 사이클 후, Cu 층과 Low-K 유전층 사이의 박리현상은 주요 불량 현상의 하나이다. Cu/Low-K층은 플립 칩 패드의 상부에 위치하기 때문에 플립 칩이 받는 스트레스가 직접적으로 Cu/Low-K층에 영향을 주고 있다. 이런 문제를 해결하기 위한 언더필 공정이나 언더필 물질의 개선이 필요하게 되었고 특히, 플립 칩에 대한 스트레스를 줄이고 솔더 범프를 보호하기 위한 언더필의 선택이 중요하게 되었다. 90 nm Cu/Low-K 플립 칩 패키지의 온도 사이클 후 발생한 박리 문제를 적합한 언더필 선택을 통해 해결하였다.

• 마이크로전자및패키징학회지
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• 제16권3호
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• pp.67-73
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• 2009

Cu pillar 범프를 사용한 플립칩 접속부는 솔더범프 접속부에 비해 칩과 기판사이의 거리를 감소시키지 않으면서 미세피치 접속이 가능하기 때문에, 특히 기생 캐패시턴스를 억제하기 위해 칩과 기판사이의 큰 거리가 요구되는 RF 패키지에서 유용한 칩 접속공정이다. 본 논문에서는 칩에는 Cu pillar 범프, 기판에는 Sn 범프를 전기도금하고 이들을 플립칩 본딩하여 Cu pillar 범프 접속부를 형성 한 후, Sn 전기도금 범프의 높이에 따른 Cu pillar 범프 접속부의 접속저항과 칩 전단하중을 측정하였다. 전기도금한 Sn 범프의 높이를 5 ${\mu}m$에서 30 ${\mu}m$로 증가시킴에 따라 Cu pillar 범프 접속부의 접속저항이 31.7 $m{\Omega}$에서 13.8 $m{\Omega}$로 향상되었으며, 칩 전단하중이 3.8N에서 6.8N으로 증가하였다. 반면에 접속부의 종횡비는 1.3에서 0.9로 저하하였으며, 접속부의 종횡비, 접속저항 및 칩 전단하중의 변화거동으로부터 Sn 전기도금 범프의 최적 높이는 20 ${\mu}m$로 판단되었다.