• 정보통신설비학회논문지
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• 제10권2호
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• pp.74-79
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• 2011

The goal of this research is to reduce dynamic and static power consumption for a low power cache system. The proposed cache can achieve a low power consumption by using a drowsy and a way prediction mechanism. For reducing the static power, the drowsy technique is used at 4-way set associative cache. And for reducing the dynamic energy, one among four ways is selectively accessed on the basis of information in the Way-Line Prediction Unit (WLPU). This prediction mechanism does not introduce any additional delay though prediction misses are occurred. The WLPU can effectively reduce the performance overhead of the conventional drowsy caching by waking only a drowsy cache line and one way in advance. Our results show that the proposed cache can reduce the power consumption by about 40% compared with the 4-way drowsy cache.

• 전기전자학회논문지
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• 제8권2호
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• pp.207-215
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• 2004

계층버스 다중처리기 시스템에서 캐시 일관성 프로토콜은 시스템 성능에 영향을 준다. 특정 캐시 일관성 프로토콜 하에서 시스템의 성능은 버스의 대역폭 및 메모리크기, 메모리 블록의 크기에 따라 영향을 받는다. 따라서 시스템 성능에 영향을 미치는 요소들에 대한 민감도 분석이 필요하다. 본 논문에서는 계층버스 다중처리기에 캐시 일관성 프로토콜을 적용하고, 프로토콜에서 정의된 상태가 나타날 확률을 구하였다. 구해진 확률값을 분석적 모델에 적용하여 시뮬레이션을 하였다. 그리고 시뮬레이션 결과를 기반으로 시스템의 성능에 영향을 미치는 요소에 대한 민감도 분석을 하였다.

• 한국통신학회논문지
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• 제21권1호
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• pp.224-240
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• 1996

It is common sense for at least one or more levels of cache memory to be used in these day's computer systems. In this paper, the impact of the internal cache memory organization on the performance of the computer is investigated by using a simulator program, which is wirtten by authors and run on SUN SPARC workstation, with several real execution, with several real execution trace files. 280 cache organizations have been simulated using n-way set associative mapping and LRU(Least Recently Used) replacement algorithm with write allocation policy. As a result, 16-way setassociative cache is the best configuration, and when we select 256KB cache memory and 64 byte line size, the bus traffic ratio was decreased compared to that of the noncache system so that a single bus could support almost 7 processors without any delay and degradationof high ratio(hit ratio was 99.21%). The smaller the line size we choose, the little lower hit ratio we can get, but the more processors can be supported by a single bus(maximum 18 processors). Therefore, using a proper cache memory organization can make a single bus structure be able to support multiple processors without any performance degradation.

• 한국콘텐츠학회논문지
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• 제10권6호
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• pp.72-79
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• 2010

본 논문에서는 32bit 비동기 임베디드 프로세서용 쓰기 버퍼 기능을 갖는 데이터 캐시 구조를 제안하고 성능을 검증하였다. 데이터 캐시는 비동기 시스템에서 메인 메모리 장치와 프로세서 사이의 데이터 처리속도 향상을 목적으로 한다. 제안된 데이터 캐시의 메모리 크기는 8KB, 매핑 방식으로는 4 words(16byte)의 라인 크기를 가지며, 사상 기법으로는 4 way set associative, 교체 알고리즘으로는 pusedo LRU방식을 사용하였으며, 쓰기 정책을 위한 dirty 레지스터와 쓰기 버퍼를 적용시켰다. 설계한 데이터 캐시는 $0.13-{\mu}m$ CMOS공정으로 합성하였으며, MI벤치마크 검증 결과 평균 히트율은 94%이고 처리 속도가 46% 향상되었다.

• 정보처리학회논문지A
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• 제16A권2호
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• pp.69-78
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• 2009

캐쉬의 성능을 향상시키는 가장 효과적인 방법은 프로그램 수행 특성에 내재되어 있는 시간적 (temporal locality) 지역성과 공간적 지역성(spatial locality)을 활용하는 것이다. 본 논문은 프로그램 수행 특성에 적합한 시간적/공간적 지역성을 이용하기 위한 뱅크 선택 메커니즘을 가진 고성능 저전력 캐쉬 구조를 제안하였다. 제안하는 캐쉬 시스템은 다른 블록 크기와 다른 연관도를 가지는 두개의 캐쉬로 구성되어 진다. 즉 작은 블록 크기를 지원하는 직접사상 구조의 주 캐쉬(main direct-mapped cache)와 큰 블록을 지원하는 완전연관 버퍼 (fully associative buffer)로 구성되어 진다. 특히 주 캐쉬는 저전력을 위해 2-뱅크로 구성되며, 완전연관 버퍼에서 선택되어진 작은 블록은 제안된 뱅크 선택 알고리즘에 의해 주 캐쉬의 뱅크에 저장된다. 제안된 뱅크 선택 알고리즘과 3비트 상태 비트를 이용하여 시간적 지역성이 높은 데이터들을 주 캐쉬에 선택적으로 저장함으로써 고성능의 효과를 얻을 수 있었다. 제안된 알고리즘은 또한 충돌 미스 (conflict miss)와 캐쉬 오염 (cache pollution)을 효과적으로 줄여준다. 시뮬레이션 결과에 따르면, 평균 접근 실패율의 경우 Mibench 응용군에 대해 Victim 캐쉬에 비해 23%, STAS 캐쉬에 비해 32%의 감소효과를 보여준다. 평균 메모리 접근 시간의 경우 Victim 캐쉬에 비해 14%, STAS 캐쉬에 비해 18%의 감소효과를 얻을 수 있었다. 에너지 소비의 관점에서도 제안된 캐쉬 시스템은 Victim 캐쉬와 STAS 캐쉬에 비해 약 10% 감소 효과를 얻을 수 있었다.

• 한국정보과학회논문지:시스템및이론
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• 제35권2호
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• pp.66-74
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• 2008

내장형 시스템은 민감한 데이타를 다루고 저장하기 때문에 정보를 암호화하여 보호하는 암호화 파일 시스템이 필요하지만, 암호화 파일 시스템 적용은 성능 저하가 크기 때문에 내장형 시스템에는 널리 적용되지 못하였다. 기존의 암호화 파일 시스템은 시스템 구조상 불필요한 성능저하를 가져온다. 본 논문에서 제안하는 ISEA(Indexed and Separated Encryption Approach)는 이러한 불필요한 성능 저하를 제거하고, 시스템이 효율적으로 암복호화를 지원하는 새로운 암복호화 기법이다. ISEA는 암호화와 복호화를 페이지 캐쉬를 기준으로 서로 다른 계층에서 수행한다. 즉, 암호화는 페이지 캐쉬 하위 계층에서 수행하고 복호화는 페이지 캐쉬 상위 계층에서 수행한다. 복호화한 내용은 페이지 캐쉬에 저장하여 후속 I/O 요구에 사용할 수 있게 한다. 또한, ISEA는 페이지를 암호화 블록 단위로 나누어 관리하는 페이지 인덱싱 기법을 제공한다. 페이지 인덱싱은 필요에 따라 페이지를 부분적으로 복호화하여 불필요한 복호화 연산을 제거한다. 페이지 캐쉬 탐색 성공률과 읽기/쓰기 사이즈를 종합한 성능 평가에서 ISEA는 효율적인 성능개선을 보여준다.

• 한국정보처리학회논문지
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• 제7권6호
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• pp.1746-1752
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• 2000

In this paper, a cache mechanism is proposed to improve the speed of query processing in distributed director database systems. To decrease search time of requested objects and query processing time. query requests and results about objects in a remote site are stored in the cache of a local site. Cache system architecture is designed according to the classified information. Cache schema are designed for each cache information. Operational algorithms are developed for meta data cache which has meta data tree. This tree improves the speed of query processing by reducing the scope of search space. Finally, performance evaluation is performed by comparing the proposed cache mechanism with X500.

• 제어로봇시스템학회논문지
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• 제22권8호
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• pp.643-649
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• 2016

This paper presents a new image cache algorithm for real-time implementation of high-resolution color image warping. The cache memory is divided into four cache memory modules for simultaneous readout of four input image pixels in consideration of the color filter array (CFA) pattern of an image sensor and CFA image warping. In addition, a pipeline structure from the cache memory to an interpolator is shown to guarantee the generation of an output image pixel at each system clock cycle. The proposed image cache algorithm is applied to an FPGA-based real-time color image warping, and experimental results are presented to show the validity of the proposed method.

• 정보처리학회논문지A
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• 제10A권2호
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• pp.83-92
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• 2003

RAID 5는 고 신뢰도 및 고성능 디스크 시스템을 구성하는 널리 사용되는 기법이다. 본 논문은 특히 OLTP(On-Line Transaction Processing System) 작업환경에서 RAID 5의 소규모 쓰기("small write") 문제를 해결하기 위해 캐시 상에서 적응형 패리티 그룹(APGOC : Adaptive Parity Group On Cache) 구성을 제안한다 이 방법에서는 사용자 프로세스가 한 파일에 대한 접근을 커널에 요청할 때 파일 시스템의 파일 데이터 구조에 읽기/쓰기에 관련된 정보를 추가한다. 이 정보를 이용한 패리티 읽기를 통하여 데이터와 패리티 캐시를 연관 운영한다. 그리하여 캐시의 활용도를 높이고 디스크 요청에 대한 응답시간을 개선할 수 있다. 제안된 방법을 분석하고 시뮬레이션을 통하여 실험한 결과 기존의 방법에 비하여 6~l3% 정도의 성능 향상을 관찰할 수 있었다.관찰할 수 있었다.

• 대한임베디드공학회논문지
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• 제13권5호
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• pp.245-252
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• 2018

Non-volatile RAM devices have been increasingly viewed as an alternative of DRAM main memory system. However some technologies including phase-change memory (PCM) are still suffering from relatively poor write performance as well as limited endurance. In this paper, we introduce a proactive last-level cache management to efficiently hide a low write performance of non-volatile main memory systems. The proposed method significantly reduces the cache miss penalty by proactively evicting the part of cachelines when the non-volatile main memory system is in idle state. Our trace-driven simulation demonstrates 24% performance enhancement, compared with a conventional LRU cache management, on the average.