• 한국컴퓨터그래픽스학회논문지
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• 제23권3호
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• pp.123-133
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• 2017

캐시의 성능은 하드웨어 시스템에서 중요한 요인이다. 본 논문은 사운드 렌더링에 적합한 캐시 성능을 분석하기 위해 캐시 시뮬레이션을 진행한다. 또한 본 논문은 기하학적 방법(Geometric method)에서 사용하는 광선 추적(Ray tracing) 기반의 하드웨어 모델들과 캐시 성능을 향상시키기 위한 연구들을 소개한다. 캐시 시뮬레이션은 캐시 크기, 웨이, 블록에 대한 조건들에 대해 다양하게 진행된다. 다양한 시뮬레이션은 캐시 히트율에 영향을 미치는 요인을 찾을 수 있다. 본 논문은 캐시 시뮬레이션 결과와 실제 하드웨어 성능을 비교하여 사운드 렌더링에 적합한 캐시 성능을 분석한다.

• 한국정보과학회논문지:시스템및이론
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• 제36권5호
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• pp.412-421
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• 2009

NAND 플래시 메모리는 특성상 덮어쓰기 연산이 불가능하기 때문에 지움 연산이 선행되어야 하므로 I/O 처리 속도가 느려지게 되어 성능저하의 원인이 된다. 또한 지움 횟수가 제한적 이어서 지움 연산이 빈번히 발생하게 되면, NAND 플래시 메모리의 수명이 줄어든다. 이러한 문제점을 해결하기 위해 NAND 플래시 메모리의 특성을 고려한 쓰기 지연 기법을 사용하면, 쓰기 횟수가 줄어들어 I/O 성능 향상에 도움이 되지만, 캐시 적중률이 낮아진다. 본 논문은 NAND 플래시 메모리 파일 시스템을 위한 더블캐시를 활용한 페이지 관리 정책을 제안한다. 더블 캐시는 실질적인 캐시인 Real Cache와 참조 페이지의 패턴을 관찰하기 위한 Ghost Cache로 구성된다. 이 정책은 Ghost Cache에서 쓰기를 지연함으로써 Real Cache에서의 적중률을 유지할 수 있고, Ghost Cache를 Dirty 리스트와 Clean 리스트로 구성하여 Dirty 페이지에 대한 탐색 시간을 줄임으로써 쓰기 연산 성능을 높인다. 기존 정책들과의 성능을 비교한 결과 제안된 정책이 기존 정책들에 비해 평균적으로 적중률은 20.57%, 그리고 I/O 성능은 20.59% 우수했고, 쓰기 횟수는 30.75% 줄었다.

• 한국정보과학회논문지:시스템및이론
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• 제37권5호
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• pp.292-303
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• 2010

온칩(on-chip) 캐쉬는 외부 메모리로의 접근을 감소시키며 빈번하게 접근되기 때문에 내장형 시스템의 성능과 에너지 소비 측면에서 중요한 역할을 한다. 본 논문에서는 내장형 시스템에 맞추어 설계된 2-레벨 데이터 캐쉬 메모리 구조를 제안하고자 한다. 레벨1(L1) 캐쉬의 구성으로 작은 크기, 직접시장(direct-mapped) 그리고 바로쓰기(write-through)를 채용한다. 대조적으로 레벨2(L2) 캐쉬는 보통의 캐쉬 크기와 집합연관(set-associativity) 그리고 나중쓰기(write-back) 정책을 채용한다. 결과적으로 L1 캐쉬는 빠른 접근 시간을 가지며 (한 사이클 이내) L2 캐쉬는 전체 캐쉬의 미스율(global miss rate)을 낮추는데 효과적이다. 작은 크기의 L1 데이터 캐쉬로 인한 증가된 캐쉬 미스율(miss rate)을 줄이기 위해 ECP(Early Cache hit Predictor)기법을 제안하였다. 제안된 ECP기법은 L1 캐쉬 히트 예측을 통해서 요청된 데이터가 L1 캐쉬에 있는지 예측할 수 있으며 추가적으로, ALU를 필요로 하지 않고 빠르게 유효주소(effective address)계산을 할 수 있다. 또한, 두 캐쉬 계층간 바로쓰기(write-through) 정책에서 오는 빈번한 L2 캐쉬 접근으로 인한 에너지 소비를 줄이기 위해 지정웨이 쓰기(one-way write) 기법을 제안하였다. 제안된 지정웨이 쓰기 기법을 이용하면 바로쓰기 정책으로 인한 L1 캐쉬에서 L2 캐쉬로의 쓰기 접근시 태그(tag) 비교 과정을 거치지 않고 하나의 지정된 웨이를 바로 접근할 수 있다. 사이클 단위 정확도의 시뮬레이터와 내장형 벤치마크를 이용한 실험 결과 본 논문에서 제안한 2-레벨 데이터 캐쉬 메모리 구조는 평균적으로 3.6%의 성능향상과 50%의 데이터 캐쉬 에너지 소비를 감소 시켰다.

• 정보처리학회논문지A
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• 제9A권2호
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• pp.163-170
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• 2002

연속미디어 파일을 위한 버퍼 캐시 기법들은 연속 미디어의 순차적 접근만을 고려하고 반복참조는 고려하지 않았다. 그러나, 외국어 영상 학습의 경우 사용자가 어떤 장면을 반복 구간으로 설정하면 자동으로 수회 반복 상영하는 기능이 있을 수 있다. 본 논문에서는 순차 참조와 반복 참조가 혼재하는 연속미디어 파일 시스템을 위한 새로운 버퍼 캐시 기법을 제안한다. 제안한 기법은 파일의 참조 유형을 탐지하고 파일 별로 적절한 교체 정책을 적용하여 버퍼 캐시 적중률을 높인다.

• 정보처리학회논문지C
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• 제15C권4호
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• pp.227-238
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• 2008

인터넷 인구가 폭발적으로 증가하면서 인터넷 접속 관문이라 할 수 있는 DNS 정보의 위 변조시 엄청난 사회.경제적 피해를 양산할 수 있다. 그러나 DNS 정보의 보호를 위한 기존의 연구들은 현재 구축되어 있는 DNS 시스템 버전의 한계, 관리 부하의 증대 등으로 인하여 실세계 적용에 한계를 보이고 있다. 이 연구는 현재의 DNS 서비스 환경에서 DNS 정보에 대한 위 변조 공격 방법을 분석하고 독립적으로 DNS 정보의 오염 여부를 실시간으로 탐지할 수 있는 방법을 제안한다. 또한 외부 공격에 의한 오염된 DNS 정보뿐만 아니라 정보 획득 시간이 오래되어 유효하지 않은 DNS 정보의 수정을 위하여 Recursive DNS에서 관리되는 캐쉬 정보에 대한 사후 검증을 통하여 Recursive DNS의 신뢰성을 향상시키는 방법을 제안한다.

• 정보처리학회논문지A
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• 제11A권7호
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• pp.489-498
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• 2004

VLIW 프로세서는 간단한 하드웨어 구조로 인해 저전력 및 고성능을 제공하여 임베디드 시스템에 매우 적합한 프로세서 구조로 인식되고 있다. 그러나 VLIW 프로세서는 동시에 수행 가능한 명령어들의 집합인 명령어 패킷 길이가 일정하지 않기 때문에 메모리 접근 지연 시간이 늘어나는 문제점을 안고 있다. 이는 가변 길이의 명령어 패킷으로 인해 일부 명령어 패킷이 두개의 캐쉬 블록에 걸쳐 있게 되고(스트래들 명령어 패킷), 이러한 명령어 패킷을 읽어 오기 위해 두 번의 캐쉬 접근이 요구되기 때문이다. 본 논문에서는 명령어 인출 대역폭을 높여줄 뿐만 아니라 명령어 캐쉬의 전력 소모를 낮춰주는 확장 버퍼 캐쉬를 제안한다. 확장 버퍼 캐쉬는 메인 캐쉬와 함께 스트래들 명령어 패킷의 일부를 저장하기 위한 소량의 확장 버퍼 캐쉬를 갖고 있으며 스트래들 명령어 패킷으로 인해 추가적으로 발생하는 캐쉬 접근을 줄여준다. 실험 결과 스트래들 명령어 패킷으로 인한 캐쉬 접근을 줄여 줌으로써 확장 버퍼 캐쉬는 기존 명령어 캐쉬에 비해 약 $5{\~}9{\%}$의 성능 전력${\cdot}$비용 향상을 가져옴을 확인할 수 있었다.

• 한국컴퓨터정보학회논문지
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• 제13권6호
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• pp.33-39
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• 2008

반도체 기술의 급속한 발달과 함께 임베디드 프로세서의 성능이 점차 강력해지면서 몇 가지 문제점이 발생하게 되었다. 그 중에서도 프로세서 내에서 소비되는 에너지의 급격한 증가는 심각한 문제이다. 이러한 이유로 인해 최신의 임베디드 프로세서를 설계할 때에는 성능과 함께 에너지 효율성이 반드시 고려되어야 한다. 본 논문에서는 프로세서에서 소비되는 에너지의 상당 부분을 차지하고 있는 명령어 캐쉬의 에너지 효율성을 향상시키기 위해 후방 분기 명령어 정보를 이용하는 기법을 제안하고자 한다. 큰 크기의 주 명령어 캐쉬와 작은 크기의 순환문 캐쉬로 구성되는 제안된 기법을 통해 프로세서의 요청이 올 때 주 명령어 캐쉬와 순환문 캐쉬 중에서 하나의 캐쉬만이 선택적으로 접근되도록 하여 주 명령어 캐쉬의 접근 횟수를 크게 감소시킴으로써 우수한 에너지 효율성을 얻을 수 있다. 실험 결과, 제안하는 저전력 명령어 캐쉬는 기존의 명령어 캐쉬와 비교하여 평균 20%의 에너지 소비를 감소시킨다는 사실을 확인하였다.

• 한국통신학회논문지
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• 제19권7호
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• pp.1282-1295
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• 1994

본 논문에서는 계층 버스 구조를 기반으로 하는 계층 클러스터 다중프로세서 시스템(hierarchical cluster multiprocessor system)을 제안하고, 이 구조에 효율적인 캐쉬 일관성 프로토콜을 설계 및 구현한다. 계층 클러스터 구조는 클러스터 수의 증가에 따라 버스 계층을 추가함으로써 기존의 단일 버스 시스템에서의 병목 현상(bottleneck)을 없애주어 시스템 확장이 용이하게 된다. 제안된 캐쉬 프로토콜은 일반적인 N-레벨 (N>2) 계층 클러스터 구조에 적용할 수 있도록 설계되었다. 이를 시스템 버스에 구현하기 위하여 기존의 팬디드 프로토콜을 확장하였고 캐쉬 일관성 동작들을 확장된 팬디드 프로토콜상에서 설명한다.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제7권4호
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• pp.895-909
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• 2013

Distributed Denial-of-Service (DDoS) attacks towards name servers of the Domain Name System (DNS) have threaten to disrupt this critical service. This paper studies the vulnerability of the cache server to the flooding DNS query traffic. As the resolution service provided by cache server, the incoming DNS requests, even the massive attacking traffic, are maintained in the waiting queue. The sojourn of requests lasts until the corresponding responses are returned from the authoritative server or time out. The victim cache server is thus overloaded by the pounding traffic and thereafter goes down. The impact of such attacks is analyzed via the model of queuing process in both cache server and authoritative server. Some specific limits hold for this practical dual queuing process, such as the limited sojourn time in the queue of cache server and the independence of the two queuing processes. The analytical results are presented to evaluate the impact of DDoS attacks on cache server. Finally, numerical results are provided for further analysis.

• 대한임베디드공학회논문지
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• 제11권6호
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• pp.353-359
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• 2016

In this paper, we propose a high performance L1 cache structure for the high clock CPU. The proposed cache memory consists of three parts, i.e., a direct-mapped cache to support fast access time, a two-way set associative buffer to reduce miss ratio, and a way-select table. The most recently accessed data is stored in the direct-mapped cache. If a data has a high probability of a repeated reference, when the data is replaced from the direct-mapped cache, the data is stored into the two-way set associative buffer. For the high performance and fast access time, we propose an one way among two ways set associative buffer is selectively accessed based on the way-select table (WST). According to simulation results, access time can be reduced by about 7% and 40% comparing with a direct cache and Intel i7-6700 with two times more space respectively.