• Journal of Computing Science and Engineering
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• 제7권4호
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• pp.285-299
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• 2013

To enable hard real-time systems to take advantage of multicore processors, it is crucial to obtain the worst-case execution time (WCET) for programs running on multicore processors. However, this is challenging and complicated due to the inter-thread interferences from the shared resources in a multicore processor. Recent research used the combined cache conflict graph (CCCG) to model and compute the worst-case inter-thread interferences on a shared L2 cache in a multicore processor, which is called the CCCG-based approach in this paper. Although it can compute the WCET safely and accurately, its computational complexity is exponential and prohibitive for a large number of cores. In this paper, we propose three counter-based approaches to significantly reduce the complexity of the multicore WCET analysis, while achieving absolute safety with tightness close to the CCCG-based approach. The basic counter-based approach simply counts the worst-case number of cache line blocks mapped to a cache set of a shared L2 cache from all the concurrent threads, and compares it with the associativity of the cache set to compute the worst-case cache behavior. The enhanced counter-based approach uses techniques to enhance the accuracy of calculating the counters. The hybrid counter-based approach combines the enhanced counter-based approach and the CCCG-based approach to further improve the tightness of analysis without significantly increasing the complexity. Our experiments on a 4-core processor indicate that the enhanced counter-based approach overestimates the WCET by 14% on average compared to the CCCG-based approach, while its averaged running time is less than 1/380 that of the CCCG-based approach. The hybrid approach reduces the overestimation to only 2.65%, while its running time is less than 1/150 that of the CCCG-based approach on average.

• Journal of Computing Science and Engineering
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• 제8권1호
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• pp.25-33
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• 2014

In this paper, we quantitatively compare two different time-predictable multicore cache architectures, separate and statically-partitioned caches, through extensive simulation. Current research trends primarily focus on partitioned-cache architectures in order to achieve time predictability for hard real-time multicore based systems, and our experiments reveal that separate caches actually lead to much better performance and energy efficiency when compared to statically-partitioned caches, and both of them are adequate for timing analysis for real-time multicore applications.

• 정보처리학회논문지C
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• 제16C권3호
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• pp.407-416
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• 2009

최근 무선 센서 네트워크에 적용되는 응용 서비스들은 점점 증가하며 다양화 되는 추세이고, 이에 센서 데이터에 대한 전송 신뢰성이나 보안 기능 제공이 핵심적인 이슈로 대두되고 있다. 본 논문에서는 IEEE 802.15.4 기반 센서 네트워크 환경에서 전송 신뢰성을 제공하기 위해 링크 특성과 패킷 타입을 고려하는 ALC(Adaptive Link Control)와 Hop-cache와 Hop-ack를 지원하는 EHHR(Enhanced Hop-by-Hop Reliability)이 적용된 IMHRS(IEEE 802.15.4 MAC-based Hybrid hop-by-hop Reliability Scheme) 기법을 제안하였으며, 또한 네트워크와 애플리케이션 특성을 고려하여 보안 슈트를 결정함으로써 에너지 효율성을 고려하는 HAS(Hybrid Adaptive Security) 프레임워크를 통해 보안성을 제공한다. 본 논문에서 제안된 방식들은 시뮬레이션과 실험을 통하여 검증 하였으며, 또한 H/W 프로토타입을 제작하여 실제 응용 서비스에 적용함으로 써 본 방안의 효용성을 입증하였다.

• 한국컴퓨터정보학회논문지
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• 제17권6호
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• pp.1-11
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• 2012

공정기술이 지속적으로 발달함에 따라 멀티코어 프로세서는 성능 향상이라는 장점과 함께 내부 연결망의 긴 지연 시간, 높은 전력 소모, 그리고 발열 현상 등의 문제점들을 내포하고 있다. 이와 같은 2차원 멀티코어 프로세서의 문제점들을 해결하기 위한 방안 중 하나로 3차원 멀티코어 프로세서 구조가 주목을 받고 있다. 3차원 멀티코어 프로세서는 TSV를 이용하여 수직으로 쌓은 여러 개의 레이어들을 연결함으로써 2차원 멀티코어 프로세서와 비교하여 배선 길이를 크게 줄일 수 있다. 하지만, 3차원 멀티코어 프로세서에서는 여러 개의 코어들이 수직으로 적층되므로 전력밀도가 증가하고, 이로 인해 발열문제가 발생하여 높은 냉각 비용과 함께 신뢰성에 부정적인 영향을 유발한다. 따라서 3차원 멀티코어 프로세서를 설계할 때에는 성능과 함께 온도를 반드시 고려하여야 한다. 본 논문에서는 캐쉬 구성에 따른 3차원 쿼드코어 프로세서의 온도를 상세히 분석하고, 이를 기반으로 발열문제를 해결하기 위해저온도 캐쉬 구성 방식을 제안하고자 한다. 실험결과, 명령어 캐쉬는 최고온도가 임계값보다 낮고 데이터 캐쉬는 많은 웨이를 가지는 구성을 적용할 때 최고온도가 임계값보다 높아짐을 알 수 있다. 또한, 본 논문에서 제안하는 캐쉬구성은 쿼드코어 프로세서를 사용하는 3차원 구조에서 캐쉬의 온도 감소에 효과적일 뿐만 아니라 성능 저하 또한 거의 없음을 알 수 있다.

• 한국산학기술학회논문지
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• 제12권6호
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• pp.2785-2792
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• 2011

프록시 시스템에서 지연, 혼잡, 간섭 등의 문제는 QoS(Quality of Service)를 떨어뜨릴 뿐만 아니라 또한 스트리밍 미디어 서비스의 응답성과 신뢰성을 떨어뜨린다. 본 논문에서는 이러한 문제를 해결하기 위하여 새로운 퍼지적합도 기반의 트랜스코딩 프록시 FRTP(Fuzzy Relevance-based Transcoding Proxy) 메커니즘을 제안한다. 제안된 FRTP메커니즘은 미디어 객체의 분할된 세그먼트 버전에 대한 퍼지 적합도를 분석하며, 분석된 퍼지 적합도에 따라 퍼지 적합도 트랜스코딩 그래프 FRTG(Fuzzy Relevance-based Transcoding Graph)를 생성한다. FRTG는 분할된 미디어 객체 세그먼트 버전들에 대한 트랜스코딩을 결정하게 되며, 결정된 트랜스코딩은 세그먼트 버전들 사이의 지연절약율 DSR(Delay Saving Ratios), 캐시 히트 정확률 CHPR(Cache Hit Precision Ratio), 그리고 캐시 히트 재현율 CHRR(Cache Hit Recall Ratio)을 향상시키게 된다. 제안된 기법의 성능을 알아보기 위하여 DSR, CHPR, 그리고 CHRR의 성능을 평가하였으며, 그 결과 제안된 기법이 비교 기법들에 비해서 DSR, CHPR, 그리고 CHRR의 성능이 향상됨을 알게 되었다.

• 한국통신학회논문지
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• 제32권6B호
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• pp.375-381
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• 2007

본 연구는 상황 인지 서비스 구현의 다양한 기술 요소 중, 추론 및 예측 기술에 초점을 둔다. 대표적인 예측 알고리즘에는 베이시안 네트워크가 있으나 상황 인지 시스템을 구현할 때 그 구조를 실제로 구현하는 것은 매우 복잡한 일이며 실시간 환경에서 트레이닝 데이터 처리에서 오는 시간 지연 문제 등이 발생하게 된다. 또한 특정 목적의 상황 인지 시스템에서 이 알고리즘이 어느 정도 예측 정확도와 신뢰도를 가지고 상황 정보와 부합하는지 역시 미지수이다. 본 논문에서는 가장 간단한 알고리즘인 순차적 매칭 알고리즘에 캐시 기법을 이용한 위치 예측 알고리즘을 제안한다. 이러한 접근 방식을 통해 알고리즘 수행 시 처리 시간을 캐시 기법을 사용하지 않았을 때 보다 평균적으로 48.7%를 줄이게 된다. 이는 사용자의 습관이나 행동 양식을 고려함으로써 상황 인지 시스템의 상황 정보와 부합하기 때문이라 할 수 있다.

• ETRI Journal
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• 제39권6호
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• pp.820-831
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• 2017

File systems and applications try to implement their own update protocols to guarantee data consistency, which is one of the most crucial aspects of computing systems. However, we found that the storage devices are substantially under-utilized when preserving data consistency because they generate massive storage write traffic with many disk cache flush operations and force-unit-access (FUA) commands. In this paper, we present DJFS (Delta-Journaling File System) that provides both a high level of performance and data consistency for different applications. We made three technical contributions to achieve our goal. First, to remove all storage accesses with disk cache flush operations and FUA commands, DJFS uses small-sized NVRAM for a file system journal. Second, to reduce the access latency and space requirements of NVRAM, DJFS attempts to journal compress the differences in the modified blocks. Finally, to relieve explicit checkpointing overhead, DJFS aggressively reflects the checkpoint transactions to file system area in the unit of the specified region. Our evaluation on TPC-C SQLite benchmark shows that, using our novel optimization schemes, DJFS outperforms Ext4 by up to 64.2 times with only 128 MB of NVRAM.

• Journal of Computing Science and Engineering
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• 제6권4호
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• pp.267-278
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• 2012

The state-of-the-art techniques in multicore timing analysis are limited to analyze multicores with shared instruction caches only. This paper proposes a uniform framework to analyze the worst-case performance for both shared instruction caches and data caches in a multicore platform. Our approach is based on a new concept called address flow graph, which can be used to model both instruction and data accesses for timing analysis. Our experiments, as a proof-of-concept study, indicate that the proposed approach can accurately compute the worst-case performance for real-time threads running on a dual-core processor with a shared L2 cache (either to store instructions or data).

• 정보처리학회논문지A
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• 제13A권4호
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• pp.351-362
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• 2006

본 논문에서는 이동 에이전트의 홈 노드에 대한 의존성을 피하면서 각 서비스 노드에 의해 유지되는 에이전트 위치정보량과 메시지 전달 시간을 매우 줄이는 적응적 에이전트간 통신 프로토콜을 제안한다. 이러한 목적을 달성하기 위해, 제안된 프로토콜은 각 이동 에이전트가 자율적으로 단지 자신이 방문한 노드들 중 일부분에게만 그 에이전트의 위치정보를 남겨두도록 한다. 또한, 이 프로토콜은 각 서비스 노드의 스마트 에이전트 위치 캐쉬에 각 에이전트의 위치관리자 식별자를 유지하게 함으로써, 노드의 캐쉬 갱신 횟수를 매우 줄일 수 있다. 본 논문에서 수행한 시뮬레이션에서는 제안된 프로토콜이 기존 프로토콜에 비해 메시지 전달 비용을 $76%{\sim}80%$ 정도 줄이고, 각 서비스 노드가 유지해야 할 에이전트 위치정보량을 $76%{\sim}79%$ 정도 줄인다는 것을 보여준다.

• 전자공학회논문지
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• 제50권4호
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• pp.117-123
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• 2013

최근 클라우드 스토리지 환경에서 전통적인 스토리지장치인 하드디스크를 대체하여 SSD(Solid-State Drive)의 사용량이 증가하고 있다. SSD는 기계적인 동작이 없어 빠른 입출력 성능을 가지는 반면 덮어쓰기가 불가능한 특성을 가지고 있어 공간 효율성을 위한 관리가 중요하다. 이와 같은 마모도 특성을 갖는 SSD의 공간 효율성을 효과적으로 관리하기 위해 데이터 중복제거 기법을 이용한다. 하지만 데이터 중복제거 기법은 데이터 청킹, 해싱, 해시값 검색과정 연산을 포함하기 때문에 오버헤드가 발생하는 문제점이 있다. 본 논문에서는 SSD 스토리지 시스템에서 PRAM 캐시를 이용한 데이터 중복제거 기법을 제안한다. 제안한 방법은 DRAM의 1차 해시테이블에 PRAM에 캐싱된 데이터를 위한 해시값들을 저장하고, LRU(Least Recently Used)기법을 이용하여 관리한다. PRAM의 2차 해시테이블에는 SSD 스토리지에 저장된 데이터에 대한 해시값들을 저장하고, DRAM의 1차 해시테이블에 대한 백업을 PRAM에 유지함으로써 전원 손실등에 대비하여 신뢰성을 향상시킬 수 있다. 실험결과, 제안하는 기법은 기존의 DRAM에 모든 해시값들을 저장하여 관리하는 기법보다 SSD의 쓰기 횟수 및 연산시간을 워크로드별 평균 44.2%, 38.8%의 감소 효과를 보였다.