• Journal of information and communication convergence engineering
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• 제13권3호
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• pp.145-151
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• 2015

We describe in this paper a hardware-based improvement scheme of a real-time automatic speech recognition (ASR) system with respect to speed by designing a parallel feature extraction algorithm on a Field-Programmable Gate Array (FPGA). A computationally intensive block in the algorithm is identified implemented in hardware logic on the FPGA. One such block is mel-frequency cepstrum coefficient (MFCC) algorithm used for feature extraction process. We demonstrate that the FPGA platform may perform efficient feature extraction computation in the speech recognition system as compared to the generalpurpose CPU including the ARM processor. The Xilinx Zynq-7000 System on Chip (SoC) platform is used for the MFCC implementation. From this implementation described in this paper, we confirmed that the FPGA platform is approximately 500× faster than a sequential CPU implementation and 60× faster than a sequential ARM implementation. We thus verified that a parallelized and optimized MFCC architecture on the FPGA platform may significantly improve the execution time of an ASR system, compared to the CPU and ARM platforms.

• 대한전자공학회논문지SD
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• 제42권2호
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• pp.65-72
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• 2005

공정기술과 EDA 툴의 발전에 따라서 하나의 실리콘 다이(Die)에 많은 IP가 집적되고 멀티프로세서가 포함되는 SoC 구조가 가능해지고 있다 그러나 대부분의 기존 SoC 버스는 공유버스 구조라는 문제점으로 인해 통신의 병목현상이 발생하고 이는 전체 시스템 성능을 저하시키는 요인이 된다. 많은 경우에 멀티프로세서 시스템의 성능은 CPU 자체의 속도보다는 효율적인 통신과 균형있는 연산의 분배가 좌우하게 된다 따라서 충분한 SoC 버스 대역폭(Bandwidth)을 확보하기 위한 하나의 해결책으로 크로스바 라우터(Crossbar Router)를 이용하여 효율적인 온 칩 버스구조인 SoC Network Architecture(SNA)를 제안한다. 제안된 SNA구조는 다중 마스터(multi-master)에 대해 다중 채널(multi-channel)을 제공하여 통신의 병목현상을 크게 줄일 수 있으며 뛰어난 확장성을 지원한다. 제안된 구조에 따라 모델 시스템을 설계하고 시뮬레이션을 진행한 결과 AMBA AHB 버스에 비해 평균 $40\%$ 이상 효율이 증가했다.

• 전기전자학회논문지
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• 제21권4호
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• pp.388-396
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• 2017

얼굴 검출에는 다양한 포즈, 빛의 세기, 얼굴이 가려지는 현상 등의 많은 변수가 존재하므로, 높은 성능의 검출 시스템이 요구된다. 이에 영상 분류에 뛰어난 Convolutional Neural Network (CNN)이 적절하나, CNN의 많은 연산은 고성능 하드웨어 자원을 필요로한다. 그러나 얼굴 검출을 위한 소형, 모바일 시스템의 개발에는 저가의 저전력 환경이 필수적이고, 이를 위해 본 논문에서는 소형의 FPGA를 타겟으로, 얼굴 검출에 적절한 3-Stage Cascade CNN 구조를 기반으로하는 CPU-FPGA 통합 시스템을 설계 구현한다. 가속을 위해 알고리즘 단계에서 Adaptive Region of Interest (ROI)를 적용했으며, Adaptive ROI는 이전 프레임에 검출된 얼굴 영역 정보를 활용하여 CNN이 동작해야 할 횟수를 줄인다. CNN 연산 자체를 가속하기 위해서는 FPGA Accelerator를 이용한다. 가속기는 Bottleneck에 해당하는 Convolution 연산의 가속을 위해 FPGA 상에 다수의 FeatureMap을 한번에 읽어오고, Multiply-Accumulate (MAC) 연산을 병렬로 수행한다. 본 시스템은 Terasic사의 DE1-SoC 보드에서 ARM Cortex A-9와 Cyclone V FPGA를 이용하여 구현되었으며, HD ($1280{\times}720$)급 입력영상에 대해 30FPS로 실시간 동작하였다. CPU-FPGA 통합 시스템은 CPU만을 이용한 시스템 대비 8.5배의 전력 효율성을 보였다.

• 대한전기학회논문지:전기기기및에너지변환시스템부문B
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• 제51권4호
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• pp.180-186
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• 2002

This paper describes on the development of power detection system with one-chip microcontroller. The designed system is composed of power detection circuits and analyzing software. The system detects, 3-phases voltage, 3-phases current, external temperature, leakage current and stores in flash memory. AT89C52 was used as CPU and AM29F040B was used as memory to store the data. The analysis saftware was developed to detect the cause of the electrical fire incidents. With a data-compression technology, the data can be stored for the 43.5 days in a normal state, four hours and fifteen minutes in emergency state.

• 한국통신학회논문지
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• 제27권4C호
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• pp.388-397
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• 2002

본 논문에서는 고성능 내장형 프로세서에서 멀티미디어 성능을 효과적으로 향상시킬 수 있는 SIMD-DSP/FPU를 설계하였다. 하드웨어 증가를 최소화하기 위해 기존 연산기의 분할 구조를 제시하였고 면적이 작은 연산기를 제안하였다. 연산기의 공유를 통해 FPU의 하드웨어 면적을 크게 줄였다. 제안된 구조는 HDL로 모델링되고 0.35 $\mu\textrm{m}$ 표준 셀 공정으로 합성되어, 약 십만 등가 게이트의 면적을 갖는 것으로 보고되었으며 최악조건에서 코어 주파수인 50MHz 이상으로 동작하는 것이 예상된다.

• 해양환경안전학회지
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• 제20권3호
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• pp.318-322
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• 2014

A kind of field bus called Actuator and Sensor interface bus(AS-i) was designed in this paper. The configuration of AS-i network system used Application Specific Integrated Circuit(ASIC) SAP5S chip and PLC S7-200 station, which included CPU 224 and AS-i master module CP 243-2. We also created an example program for PLC S7-200 to control AS-i network. The fire and smoke detection system was made with AS-i network system that was designed. This system had got more advantages than other system such as number of stations, easy installation, wide working area, etc. And designed system can be used as a partner network for higher level field bus networks.

• JSTS:Journal of Semiconductor Technology and Science
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• 제5권4호
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• pp.249-254
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• 2005

This paper presents a system-on-a-chip (SOC) design for digital TV. The single LSI incorporates almost all essential parts such as CPU, ISO/IEC 11172/13818 system/audio/video decoders, a video post-processor, a graphics/OSD processor and a display processor. It has analog IP's inside such as video DACs, an audio PLL, and a system PLL to reduce the system-level implementation cost. Descramblers and Smart Card interface are included to support widely used conditional access systems. The video decoder can decode two video streams simultaneously. The DSP-based audio decoder can process various audio coding specifications. The functional blocks for video quality enhancement also form outstanding features of this SoC. The SoC supports world-wide major DTV services including ATSC, ARIB, DVB, and DIRECTV.

• 전자통신동향분석
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• 제37권2호
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• pp.62-72
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• 2022

AMD is an American fabless semiconductor company that designs CPUs, GPUs, FPGAs, and APUs. AMD is competing with Intel with its Ryzen CPUs and Nvidia with its Radeon GPUs. Since 2008, production has been consigned to TSMC, concentrating on semiconductor design. AMD is releasing various new products through continuous R&D which is the basis for its growth. AMD stock have recorded the highest rise among global semiconductor companies as sales and operating profit soared due to the strong sales of new products.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 1991년도 한국자동제어학술회의논문집(국내학술편); KOEX, Seoul; 22-24 Oct. 1991
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• pp.24-29
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• 1991

RCCL(Robot Control C Library) is general purpose robot control language. It is programmed with C language and composed of C library. So it is well portable and supports sensor integration control and high level force control algorithms. We implemented RCCL on PUMA. We developed servo controller of DDC(Direct Digital Control). We used intel 8097BH one chip micro controller as CPU. One digital servo board controls three motors. Host computer is IBM PC 386DX-33 with RCCL.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2000년도 제15차 학술회의논문집
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• pp.93-93
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• 2000

In this study, physical and data link layer protocols of FOUNDATION Fieldbus are implemented. INTEL386EX and 80196KC are used fer the CPU of PC interface board and sensor interface module, respectively The physical layer protocol of FOUNDATION Fieldbus is developed by using FB3050 chip, the fieldbus communication controller ASIC. The data Link layer protocol of FOUNDATION Fieldbus is implemented by software.