• 자원리싸이클링
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• 제25권6호
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• pp.3-12
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• 2016

본 연구에서는 F-PGA 타입의 CPU 칩과 W-BGA 타입의 CPU 칩을 대상으로 금(Au)의 함량 및 분포 상태를 확인하였다. 그 결과 F-PGA 칩의 경우, 금의 80.8%가 칩 터미널(terminal)부분에, W-BGA 칩의 경우에는 베어다이(bare die)에 금이 89.8% 편재되어 있는 것을 확인하였다. 이와 같이 대부분의 금이 칩의 특정 부분에 존재하는 사실로부터 CPU 칩의 해체장치를 고안하게 되었다. CPU 칩 해체실험의 조작변수는 롤러 회전속도, IR 히터의 가열 온도, 가열 시간으로 하였다. F-PGA 칩의 경우에는 가열 온도 $300^{\circ}C$, 가열 시간 90초 조건, 그리고 W-BGA 칩의 경우에는 롤러속도 90 rpm, 가열온도 $300^{\circ}C$, 가열 시간 180초 조건에서 칩 터미널과 베어다이를 각각 완전하게 분리/회수할 수 있었다.

• 전자통신동향분석
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• 제35권2호
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• pp.89-103
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• 2020

Knowledge of the technology, characteristics, and market trends of the latest CPUs used in smartphones, computers, and supercomputers and the research trends of leading US university experts gives an edge to policy-makers, business executives, large investors, etc. To this end, we describe three topics in detail at a level that can help educate the non-majors to the extent possible. Topic 1 comprises the design and manufacture of a CPU and the technology and trends of the smartphone SoC. Topic 2 comprises the technology and trends of the x86 CPU and supercomputer, and Topic 3 involves an optical network chip that has the potential to emerge as a major semiconductor chip. We also describe three techniques and experiments that can be used to implement the optical network chip.

• 전자통신동향분석
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• 제35권2호
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• pp.120-136
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• 2020

Knowledge of the technology, characteristics, and market trends of the latest CPUs used in smartphones, computers, and supercomputers and the research trends of leading US university experts gives an edge to policy-makers, business executives, large investors, etc. To this end, we describe three topics in detail at a level that can help educate the non-majors to the extent possible. Topic 1 comprises the design and manufacture of a CPU and the technology and trends of the smartphone SoC. Topic 2 comprises the technology and trends of the x86 CPU and supercomputer, and Topic 3 involves an optical network chip that has the potential to emerge as a major semiconductor chip. We also describe three techniques and experiments that can be used to implement the optical network chip.

• 전자통신동향분석
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• 제35권2호
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• pp.104-119
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• 2020

Knowledge of the technology, characteristics, and market trends of the latest CPUs used in smartphones, computers, and supercomputers and the research trends of leading US university experts gives an edge to policy-makers, business executives, large investors, etc. To this end, we describe three topics in detail at a level that can help educate the non-majors to the extent possible. Topic 1 comprises the design and manufacture of a CPU and the technology and trends of the smartphone SoC. Topic 2 comprises the technology and trends of the x86 CPU and supercomputer, and Topic 3 involves an optical network chip that has the potential to emerge as a major semiconductor chip. We also describe three techniques and experiments that can be used to implement the optical network chip.

• 자원리싸이클링
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• 제25권1호
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• pp.3-9
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• 2016

요오드용액을 사용하여 노트북 인쇄회로기판 CPU chip 중에 함유된 금을 침출하는 연구를 진행하였다. 150 mesh 이하로 분쇄된 CPU chip을 Iodide/Iodine용액에서 처리한 결과 금의 침출율은 20%로 매우 낮게 나타났다. 이와 같이 낮은 침출율의 원인은 CPU chip 분쇄과정에서 금 입자 표면에 생성된 구리 피막이 침출액과 금의 접촉을 방해하기 때문인 것으로 판단되었다. 한편, CPU chip 분쇄물을 질산용액을 사용하여 전처리 한 후 Iodide/Iodine 용액으로 침출하였을 때 금의 침출율은 약 90%으로 크게 증가하였다. 이 현상을 설명하기 위하여 침출 잔사를 EDS 및 ICP 분석을 통해 관찰한 결과, 금 입자표면에 피복되어 있는 구리의 약 80%가 질산에 의해 제거되었으며 이로 인해 금의 침출율이 향상된 것을 확인할 수 있었다.

• 한국정보과학회논문지:시스템및이론
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• 제36권2호
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• pp.102-110
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• 2009

컴퓨터 시스템 분야의 대표적인 문제 중 하나는 메모리의 처리 속도가 CPU의 처리 속도보다 매우 느리기 때문에 생기는 CPU 휴면 시간의 증가, 즉 메모리 장벽 문제이다. CPU와 메모리의 속도 차이를 줄이기 위해서는 레지스터, 캐시 메모리, 메인 메모리, 디스크로 대표되는 메모리 계층을 이용하여 자주 쓰이는 데이터를 메모리 계층 상위, 즉 CPU 가까이 위치시켜야 한다. 본 논문에서는 On-Chip SRAM을 이용한 임베디드 시스템 메모리 계층 최적화 기법을 리눅스 기반 시스템에서 최초로 제안한다. 본 기법은 시스템의 가상 메모리를 이용하여 프로그래머가 원하는 코드나 데이터를 On-Chip SRAM에 적재한다. 제안된 기법의 실험 결과 총 9개의 어플리케이션에 대하여 최대 35%, 평균 14%의 시스템 성능 향상과 최대 40% 평균 15%의 에너지 소비 감소를 보였다.

• IEIE Transactions on Smart Processing and Computing
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• 제4권2호
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• pp.65-70
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• 2015

In this paper, we describe the world's first real-time ray-tracing chip architecture. Ray-tracing technology generates high-quality 3D graphics images better than current rasterization technology by providing four essential light effects: shadow, reflection, refraction and transmission. The real-time ray-tracing chip named RayChip includes a real-time ray-tracing graphics processing unit and an accelerating tree-building unit. An ARM Ltd. central processing unit (CPU) and other peripherals are also included to support all processes of 3D graphics applications. Using the accelerating tree-building unit named RayTree to minimize the CPU load, the chip uses a low-end CPU and decreases both silicon area and power consumption. The evaluation results with RayChip show appropriate performance to support real-time ray tracing in high-definition (HD) resolution, while the rendered images are scaled to full HD resolution. The chip also integrates the Linux operating system and the familiar OpenGL for Embedded Systems application programming interface for easy application development.

• 정보처리학회논문지:컴퓨터 및 통신 시스템
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• 제11권5호
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• pp.133-138
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• 2022

최근 고성능컴퓨팅, 인공지능 분야에서 GPU 장치 사용이 일반화되고 있지만, GPU 프로그래밍은 여전히 어렵게 여겨진다. 특히 호스트(host) 메모리와 GPU 메모리를 별도로 관리하기 때문에 성능과 편의성 방면에서 연구가 활발히 진행되고 있다. 이에 따라 여려가지 CPU-GPU 메모리 전송 방법들이 연구되고 있다. 한편 CPU와 GPU 및 통합메모리(Unified memory) 등 하나의 실리콘 패키지로 묶는 SoC(System on a Chip) 제품들이 최근에 많이 출시되고 있다. 본 연구는 이러한 통합메모리 장치에서 CPU, GPU 장치간 데이터를 사용하고 전송시 성능관련 비교를 하고자 한다. 기존 CPU내 호스트 메모리와 GPU 메모리가 분리된 환경과는 다른 특징을 보여준다. 여기서는 통합메모리 장치인 NVIDIA SoC칩들과 NVIDIA SMX 기반 V100 GPU 카드에서 CPU-GPU 간 데이터 전송 프로그래밍 기법별로 성능비교를 한다. 성능비교를 위해 워크로드는 HPC 분야의 수치계산에서 자주 사용하는 2차원 행렬 전치 커널이다. 실험을 통해 CPU-GPU 메모리 전송 프로그래밍 방법별 GPU 커널 성능차이, 페이지 잠긴 메모리와 페이지 가능 메모리를 사용했을 경우 전송 성능차이, 전체(Overall) 성능비교, 마지막으로 워크로드 크기별 성능비교를 하였다. 이를 통해 통합메모리칩인 NVIDIA Xavier에서 I/O 캐시일관성 지원을 통해 SoC 칩내 통합메모리에 대한 이점을 극대화 할 수 있음을 확인할 수 있었다.

• 대한전자공학회논문지
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• 제14권4호
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• pp.1-8
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• 1977

마이크로프로그램을 CPU chip에 고정시키지 않고, user에게 개방한 마이크로프로세서가 등장하고 있다. 이 논문에서는, μCOM-16에 NOVA-01의 기능을 에뮤레이트 시키기 위하여, mapping array부와 마이크로프로그램을 설계하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 하계종합학술대회 논문집(1)
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• pp.253-256
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• 2001

This paper describes a high speed MAC(Media Access Control) function chip for IEEE 802.11 MAC layer protocol. The MAC chip has control registers and interrupt scheme for interface with CPU and deals with transmission/reception of data as a unit of frame. The developed MAC chip is composed of protocol control block, transmission block, and reception block which supports the BCF function in IEEE 802.11 specification. The test suite which is adopted in order to verify operation of the MAC chip includes various functions, such as RTS-CTS frame exchange procedure, correct IFS(Inter Frame Space)timing, access procedure, random backoff procedure, retransmission procedure, fragmented frame transmission/reception procedure, duplicate reception frame detection, NAV(Network Allocation Vector), reception error processing, broadcast frame transmission/reception procedure, beacon frame transmission/reception procedure, and transmission/reception FIEO operation. By using this technique, it is possible to reduce the load of CPU and firmware size in high speed wireless LAN system.