• 한국멀티미디어학회:학술대회논문집
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• 한국멀티미디어학회 2004년도 춘계학술발표대회논문집
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• pp.405-408
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• 2004

본 논문에서는 FPGA와 마이크로프로세서를 이용하여 One Board화된 무선 콘트롤러 시스템의 기저대역부를 설계 하였다. 송신부에서는 컴퓨터와 연결된 마이크로프로세서부에서 컴퓨터를 통해 입력된 데이터를 병렬로 FPGA부로 전송하여 PN_code를 이용한 대역확산 거쳐 전송하고, 수신부에서는 대역역확산를 사용하여 데이터를 다시 수신측 마이크로프로세서를 통해 확인하였다. FPGA 설계는 Xilinx사의 FPGA 디자인 툴인 Xilinx Foundation3.1을 사용하였으며, FPGA configuration을 위한 타이밍 시뮬레이션을 수행하였고. Xilinx사의 SPARTAN2 2S100PQ208칩에 downloading 한 후 Agilent사의 1681A logic analyzer를 사용하여 설계된 회로의 동작을 확인 하였다. 또한 데이터의 입출력을 CPU부를 통해 컴퓨터에서 모니터링 할 수 있도록 설계하였다.

• 전기전자학회논문지
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• 제23권2호
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• pp.388-394
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• 2019

블록암호 알고리듬 ARIA와 AES 그리고 해시 함수 Whirlpool을 단일 하드웨어로 통합 구현한 AAW(ARIA- AES-Whirlpool) 크립토 코어를 Cortex-M0 CPU에 슬레이브로 인터페이스한 보안 SoC(System-on-Chip) 설계에 대해 기술한다. AAW 크립토 코어는 ARIA, AES, Whirlpool의 알고리듬 특성을 이용한 하드웨어 공유를 통해 저면적으로 구현되었으며, 128-비트와 256-비트의 키 길이를 지원한다. 설계된 보안 SoC 프로토타입을 FPGA 디바이스에 구현하고, 하드웨어-소프트웨어 통합 검증을 하였다. AAW 크립토 코어는 5,911 슬라이스로 구현이 되었으며, AAW 크립토 코어가 포함된 AHB_Slave는 6,366 슬라이스로 구현되었다. AHB_Slave의 최대 동작 주파수는 36 MHz로 예측되었으며, ARIA-128, AES-128의 데이터 처리율은 각각 83 Mbps, 78 Mbps이고, Whirlpool 해시 함수의 512-비트 블록의 처리율은 156 Mbps로 평가되었다.

• 한국정보통신학회논문지
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• 제25권12호
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• pp.1914-1919
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• 2021

첨단산업의 발전에 따라 영상처리 하드웨어의 연구는 필수적이고, 실제 칩 동작을 위해서는 게이트 수준의 타이밍 검증이 필요하다. 이를 위해 주로 FPGA 기반 검증이 이루어지는데 기존에는 DDR3 메모리 인터페이스를 적용했지만, 최근에는 FPGA 스펙이 향상되면서 DDR4 메모리가 사용된다. 이 때 기존에 사용하던 메모리 인터페이스를 적용하면 CPU와 메모리의 성능 차이에 의한 신호들의 타이밍 불일치가 발생하기 때문에 사용할 수 없다. 본 논문에서는 기존 인터페이스 시스템 FSM의 State 최적화를 통해 문제를 해결하고, 이 과정에서 AXI Data Width 수정을 통해 데이터 읽기 속도를 2배 증가시킨다. 실제 사례 분석을 위해 Xilinx 사의 SoC보드 중 DDR3 메모리를 사용하는 ZC706과 DDR4 메모리를 사용하는 ZCU106을 사용한다.

• 한국전자통신학회논문지
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• 제12권2호
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• pp.273-280
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• 2017

트랜지트터의 대용량 집적 기술이 발전함에 따라 다수의 CPU를 하나의 칩에 구현하게 되었으며, 시스템의 요구사항을 맞추기 위하여 클럭 주파수는 점점 더 빨라지고 있다. 그러나 클럭 주파수를 증가시키는 것은 클럭 동기화 같은 시스템의 오동작을 일으키는 문제들을 유발시킬 수 있으므로 디지털 칩 설계 시에 불안정 상태 문제를 피하는 것이 아주 중요하다. 본 논문에서는 80nm CMOS 공정으로 설계된 D-FF을 사용하여 온도, 전원, 전달 게이트의 크기에 따라 Hspice의 이분법을 사용하여 불안정상태 구간을 측정한다. 모의 실험 결과에서 불안정상태 구간은 온도와 전원 전압의 증가에 따라 조금 증가하였지만, 전달 게이트의 면적에 대해서는에 포물선 모양으로 비례하고 있으며, 전달 게이트의 P 형과 N 형 트랜지스터의 비율이 4:2 일 때 불안정상태 구간이 최소가 되는 것을 확인하였다.

• 한국재료학회:학술대회논문집
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• 한국재료학회 2009년도 추계학술발표대회
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• pp.4.2-4.2
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• 2009

10년 후면 영어와 한국어가 실시간으로 자동 통역되는 통역기가등장하며, 컴퓨터의 키보드 나 마우스 등은 음성으로 대체되며, 인간과대화를 나누는 로봇이 등장하여 대부분의 인간 허드렛일을 대행 할 것으로 예상된다. 이러한 인공 지능형기기를 구현하기 위해서는 현재보다 1천배 이상의 성능을 보이는 즉, 테라급의 CPU와 메모리가 필요하다. 현재 반도체소자의 주류를 이루고 있는실리콘 트랜지스터는 무어 법칙에 따라 매18개월마다 2 배씩트랜지스터 집적도가 증가되어 왔으며 현재 32nm가 시장 출시를 앞두고 있으나 2016년 이후 22nm 이하는 특성 불균일/열 발생 과 같은 기술적 한계와 천문학적으로 늘어나는 칩 제조비용 때문에 제품 출시가 매우 어려울 것으로 여겨진다. 교육과학기술부는 이러한 한계 극복을 위해 21세기 Frontier 프로그램으로 테라급나노소자개발사업단을 2000년 7월 발족 하였으며 본 사업단은 테라급의 성능과 메모리 집적도를 갖는 나노소자개발을 최종목표로 출범 하였다. 프론티어사업은 10년 이상의 장기적인 개발기간이 필요한 'High Risk, High Return'의 특성을 갖고 있다. 본사업단은 이러한 프론티어사업의 취지에 따라 철저한 사전기획과 기술 환경변화에 따른 신속한 대응력, 철저한현장 중심적 사업관리를 해왔다. 본 재료학회 추계학술대회에서는 본 사업단이 이룩한 성과와 미래의 나노소자들을 소개할 예정이다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2011년도 한국컴퓨터종합학술대회논문집 Vol.38 No.1(A)
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• pp.516-519
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• 2011

현재 모바일 폰은 실시간 운영체제를 구동하는 CP(Communication Processor)와 범용 운영체제를 구동하는 AP(Application Processor}, 두 개의 프로세서를 사용하고 있다 임베디드 가상화는 하나의 칩 위에 실시간 운영체제와 범용 운영체제를 동시에 동작시킬 수 있는 솔루tus을 제공하면서, 각각의 운영체제가 서로 고립되어 동작하도록 한다. 따라서 임베디드 가상화 솔루션을 모바일 폰에 적용하면 하나의 집을 사용하여 비용을 절약하면서, 하이퍼바이저 위에 고립된 각각의 운영체제를 구동할 수 있기 때문에 각광을 받고 있다. Xen-ARM 은 모바일 기기에서 가장 많이 사용되는 ARM 프로세서에서 동작하는 하이퍼바이저로 임베디드 기기의 탑재를 목적으로 개발되었다. 그러나 현재의 Xen-ARM의 크레딧 스케쥴러는 CPU 공평성에 포커스를 맞추고 있어 실시간 IO를 제한된 시간 안에 처리할 수 없기 때문에, 실시간 IO를 처리해야 하는 임베디드 기기에 적용하기 어렵다. 본 논문에서는 현재 Xen-ARM이 실시간 IO를 지원할 수 없는 것을 실험을 통해 보여주고, 실시간 IO를 지원하기 위한 방안을 제시한다. 또한 수정된 Xen-ARM을 모바일 폰에 적용하는 방안에 대해 제시한다.

• 전자통신동향분석
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• 제9권4호
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• pp.23-34
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• 1994

직렬 접속 프로토콜은 두개 이상의 근거리 시스템간의 정보 교환에 사용된다. 현재까지 공식적인 기관에서 표준화되어 제정된 직렬 접속 규격들이 가지고 있는 성능은 전송 속도 측면에서 수 kbps에서 최대 10Mbps급에 한정되어 있는 관계로 수백 Mbps 혹은 수 Gbps급에 달하는 직렬 접속 프로토콜 성능을 요구하는 고성능 통신 및 정보 처리 시스템을 위한 새로운 직렬 접속 규격이 요구되고 있다. IEEE에서 표준화 작업중인 Multi-CPU 병렬 시스템을 위한 접속 규격인 P1355 접속 규격은 경제적이며 용이한 확장성을 가지는 칩과 칩간외에 보드와 보드간 혹은 랙과 랙간의 연결이 가능한 표준 규격안이다. P1355 접속 프로토콜은 특성이 서로 다른 DS, TS, HS link 규격들로 구성되어 있으며 이들은 선로 동작 속도 측면에서 각각 200Mbps, 250Mbps, 1Gbps의 성능을 가지고 있으며, 사용되는 데이터 심볼의 코딩 방식, 접속로 동작 초기화 및 오류 제어, 접속로의 물리적 성능 및 규격 등에서 차이를 가지고 있다. P1355는 일반적인 통신용 전송 선로에서 요구되는 물리 계층의 BER 성능보다 $10^5$에서 $10^10$배 향상된 선로 BER 특성과 이러한 하위 계층 특성을 바탕으로한 패킷 손실이 없는 간결한 상위계층 프로토콜을 특징으로 하며, 차세대 통신 수단인 ATM교환기 시스템의 서브 시스템 접속 규격으로 사용될 수 있다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2017년도 추계학술발표대회
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• pp.279-280
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• 2017

최근 ARM, Intel 등의 주요 CPU 제조사에서는 운영체제 등 상위 레벨 소프트웨어에 대한 공격으로부터 어플리케이션의 보안상 민감한 부분을 보호하려는 목적으로 신뢰실행환경(Trusted Execution Environment, TEE)이라는 격리된 실행 환경을 자사의 칩에 제공하고 있다. TEE를 활용하기 위해서는 일반 실행 환경에서 수행될 코드와 TEE에서 수행될 코드를 각각 작성하여야 한다. 본 논문에서는 TEE 프로그램 개발의 편의를 위해, 기존에 작성된 C 프로그램을 분석하여 보안상 민감한 정보를 처리하는 부분을 분석하는 도구를 제시한다. 개발자가 기존 C 프로그램에서 보안상 민감한 정보가 유입되는 부분을 표시하면 본 도구는 민감한 정보가 처리되는 함수 목록을 분석하고, 개발자는 이를 바탕으로 일반 실행 환경과 TEE에서 수행될 코드를 작성할 수 있다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2005년도 전력전자학술대회 논문집
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• pp.313-316
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• 2005

본 논문은 대용량 진력변환장치인 멀티-레벨 인버터 시스템에서 출력 전압가변이 손쉬운 HBML(H-Bridge Multi-Level) 인버터의 Master와 Cell 제어기 구성에 관한 것이다. HBML 인버터는 각각의 단위 Cell을 저압에서 사용하는 인버터로 구성하면, 구조적으로 풀-브릿지(Full-Bridge) 인버터를 캐스케이드 방식으로 연결하여 고압출력을 얻을 수 있는 토폴로지이다. 시스템에서 Master와 Cell의 제어 처리를 한곳에 집중하지 않는 분산 제어 방식을 적용하여 통신 Data를 최적화하도록 구성하고, 이를 바탕으로 두 제어기를 고성능 원-칩(One-Chip) DSP로만 설계하였다. 모든 외부 모듈을 내장한 CPU로 제어기가 구성될 경우, 외부 노이즈에 강하며, 추가되는 하드웨어 결선을 최소화할 수 있다. 본 논문에서는 HBML 인버터 출력 생성 시 반드시 요구되는 출력 PWM 동기 및 위상전이(Phase Shift)를 각 제어기 자체에 내장된 모듈만을 이용해서 구현하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2006년도 춘계종합학술대회
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• pp.886-889
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• 2006

수치연산 보조프로세서로도 알려져 있는 부동 소수점 연산장치(FPU)는 컴퓨터가 사용하는 기본 마이크로프로세서보다 더 빠르게 숫자를 다를 수 있는 특별한 회로 설계 또는 마이크로프로세서를 말한다. FPU는 전적으로 대형 수학적 연산에만 초점을 맞춘 특별한 명령 셋을 가지고 있어서 그렇게 빠르게 계산을 수행할 수 있는 것이다. FPU는 오늘날의 거의 모든 PC에 장착되고 있지만, 실은 그것은 그래픽 이미지 처리나 표현 등과 같은 특별할 일을 수행할 때에 필요하다. 초창기 컴퓨터 회사들은 각기 다른 연산방식을 사용했다. 이에 따라 연산결과가 컴퓨터마다 다른 문제점을 해결하기 위해 IEEE에서는 부동 소수점에 대한 표준안을 제안하였다. 이 표준안은 IEEE Standard 754 이며, 오늘날 인텔 CPU 기반의 PC, 매킨토시 및 대부분의 유닉스 플랫폼에서 컴퓨터 상의 실수를 표현하기 위해 사용하는 가장 일반적인 표현 방식으로 발전하였다. 본 논문에서는 부동 소수점 표준안 중 32-bit 단일 정밀도 부동 소수점 가산기를 VHDL로 구현하여 FPGA칩으로 다운하고 PCI 인터페이스를 통해 Visual C++로 데이터의 입출력을 검증하였다.