• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2011년도 추계학술대회
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• pp.423-424
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• 2011

본 논문은 IEEE 802.15.4g SUN (Smart utility network)을 지원하는 920 MHz 대역 RF 송수신단 통합회로 구조를 제안한다. 제안하는 통합회로는 920 MHz에서 동작하고 구동증폭기, RF 스위치, 그리고 저잡음 증폭기로 구성되어 있다. 송신모드에서는 구동 증폭기가 동작하는데 싱글 구조로 설계되어 트랜스퍼머에 의한 출력 신호 손실을 제거 하였고 또한 RF 스위치의 위치를 수신단에 적용하여 출력 신호 손실을 제거 하였다. 수신모드에서는 RF 스위치와 저잡음 증폭기가 동작되는데 싱글 입력 신호에 대해 차동 출력 신호를 제공할 수 있다. 구동증폭기의 부하와 저잡음 증폭기의 입력 정합회로는 한 개의 LC 공진회로를 공유하여 칩 면적을 최소화 할 수 있다. 본 논문에서 제안하는 통합회로는 $0.18-{\mu}m$ CMOS 공정을 사용하여 설계하였고, 1.8 V 공급 전압에서 구동증폭기는 3.6 mA, 저잡음 증폭기는 3.1 mA의 전류를 소모한다.

• 전기전자학회논문지
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• 제14권2호
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• pp.90-97
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• 2010

본 논문에서는 DT-CMOS(Dynamic Threshold voltage CMOS) 스위칭 소자와 DTMOS Error Amplifier를 사용한 고 효율 전원 제어 장치(PMIC)를 제안하였다. 높은 출력 전류에서 고 전력 효율을 얻기 위하여 PWM(Pulse Width Modulation) 제어 방식을 사용하여 PMIC를 구현하였으며, 낮은 온 저항을 갖는 DT-CMOS를 설계하여 도통 손실을 감소시켰다. 벅 컨버터(Buck converter) 제어 회로는 PWM 제어회로로 되어 있으며, 삼각파 발생기, 밴드갭 기준 전압 회로, DT-CMOS 오차 증폭기, 비교기가 하나의 블록으로 구성되어 있다. 제안된 DT-CMOS 오차증폭기는 72dB DC gain과 83.5위상 여유를 갖도록 설계하였다. DTMOS를 사용한 오차증폭기는 CMOS를 사용한 오차증폭기 보다 약 30%정도 파워 소비 감소를 보였다. Voltage-mode PWM 제어 회로와 낮은 온 저항을 스위칭 소자로 사용하여 구현한 DC-DC converter는 100mA 출력 전류에서 95%의 효율을 구현하였으며, 1mA이하의 대기모드에서도 높은 효율을 구현하기 위하여 LDO를 설계하였다.

• 한국인터넷방송통신학회논문지
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• 제16권6호
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• pp.231-237
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• 2016

본 논문에서는 스위치드 본드와이어 인덕터 뱅크를 사용하여, 넓은 주파수 튜닝범위를 갖는 다중대역 저잡음 CMOS 전압제어발진기가 제안되었다. 본드와이어 인덕터와 CMOS 스위치의 결합으로 주파수 튜닝범위는 증가하고, 위상잡음은 개선되었다. 제안된 다중대역 CMOS 전압제어발진기는 2.3GHz부터 6.3GHz까지의 주파수에 대해 동작하며, 위상잡음은 1MHz 오프셋 주파수에 대해, 각각 -136dBc/Hz와 -122dBc/Hz를 나타내었다. 스위치드 본드와이어 인덕터 뱅크는 각 주파수 대역에서 높은 Quality factor(Q)를 나타내어, 위상잡음과 전력소모량 사이의 trade-off를 더욱 원활하게 해 준다. 제안된 전압제어발진기는 TSMC 0.18um CMOS공정을 사용하여 설계되었고, 7.2mW의 전력을 사용하며, 6GHz 발진주파수에 대해 1MHz 오프셋 주파수에서 -189.3dBC/Hz의 성능지수(FOM)를 나타내었다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2008년도 학술대회 논문집 정보 및 제어부문
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• pp.509-510
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• 2008

본 논문은 $0.18{\mu}m$ CMOS 공정을 사용하여 2.5Gb/s CMOS CDR을 설계하였다. CML type의 논리게이트를 이용하여 보다 높은 주파수의 대역의 데이터를 복원하기 위한 위상비교기(PD)와 PD의 up과 down신호를 지연없이 루프필터(LF)에 공급하기 위한 전하점프(CP) 그리고 외부 스위치를 통해 VCO이득을 조절할 수 있는 링 타입의 VCO로 구성되었다. 또한 VCO의 부담을 줄이기 위하여 half-rate 클럭 테크닉을 사용하였다. Cadence tool을 사용하여 모의실험 및 layout을 하였다. VCO이득은 100MHz/V이고, 클릭 jitter는 rising일 때 27ps, falling일 때 32ps로 우수한 결과를 얻을 수 있었다. 테스트칩 제작은 매그나침 $0.18{\um}$ CMOS 공정을 이용하였다. 칩 사이즈는 PAD를 포함하여 $850um{\times}750um$이다.

• 전자공학회논문지A
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• 제28A권1호
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• pp.52-59
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• 1991

An effective and accurate delay time model is the key problem in the simulation and timing verification of CMOS logic circuits. We propose a semi-analytic CMOW delay time model taking into account the configuration ratio, the input waveform slope and the load capacitance. This model is based on the Schichman Hodges's DC equations and derived on the optimally weighted switching peak current. The parameters necessary for the model calculation are automatically determined from the program. The proposed model is computationally effective and the error is typically within 10% of the SPICEA results. Compared to the table RC model, the accuracy is inproved over two times in average.

• 한국정보통신학회논문지
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• 제16권5호
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• pp.989-998
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• 2012

본 논문에서는 매우 작은 절대 값을 갖는 펨토 패럿 단위의 커패시턴스를 측정 할 수 있는 비율형 커패시턴스 측정 회로를 제안하였다. 제안한 측정 회로는 스위치 커패시터 적분기와 비교기 그리고 스위치를 제어하는 논리 회로와 카운터로 구성되어 있으며, 측정하고자 하는 커패시턴스와 이미 값이 알려진 온-칩 커패시터간의 비율을 측정하고 그 값을 디지털 신호로 출력한다. 그리고 이 비율 값을 통해 오차가 상당부분 제거된 펨토 패럿 단위의 커패시턴스를 구해낼 수 있다. 제안한 커패시턴스 측정 회로는 표준 CMOS $0.18{\mu}m$ 공정을 사용하여 설계되었으며, HSpice 시뮬레이션에서 5fF 이하의 아주 작은 커패시턴스를 오차율 ${\pm}0.3%$ 이내에서 측정이 가능함을 보였다.

• 한국정보통신학회논문지
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• 제20권9호
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• pp.1755-1762
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• 2016

본 논문에서는 입력전압 범위가 향상된 저면적 이중출력 스위치드 커패시터 DC-DC 변환기를 제안하였다. 기존의 스위치드 커패시터는 면적이 작고 저렴하지만, 효율적인 전압변환을 하는 입력전압의 범위가 좁고 다중출력의 경우 면적이 커지고 전력효율이 낮아진다. 제안된 스위치드 커패시터 DC-DC 변환기는 입력전압에 따라 커패시터 어레이 구조를 변경하여 최적의 효율을 갖는 입력 범위를 증가시켰다. 그리고 두 개의 스위치 어레이를 공유함으로써 스위치와 커패시터 수를 32개에서 25개로 줄였다. 제안된 변환기는 $0.18{\mu}m$ CMOS 공정에서 제작하였다. 시뮬레이션 결과 입력전압 범위는 0.7~1.8V이고, 최대 전력 효율은 90%이며, 칩의 면적은 $0.255mm^2$이다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2005년도 추계종합학술대회
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• pp.869-872
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• 2005

본 논문에서는 새로운 구조의 스위치형 이중 모드 전압 제어 발진기 (VCO, Voltage Controlled Oscillator)를 제안한다. 이러한 회로는 이중 모드 동작, 즉 2.4GHz 및 5GHz에서 아주 효율적이며, 자체 바이어스 조정 회로를 포함한다. 스위칭 동작은 MOS 트랜지스터를 이용하며, 튜닝은 MOS 바랙터를 이용한다. 이는 TSMC 0.18${\mu}$m CMOS 공정을 이용하여 설계되어 있고, 1.8V 전원전압에서 동작한다. 전체적인 튜닝 범위는 5GHz에서 13%, 2.4GHz에서 8%의 결과를 보였다. 또한 5 GHz에 대해 1MHz 오프셋에서 약 -102dBc/Hz의 위상 잡음을, 2.4 GHz에 대해서는 약- 89dBc/Hz의 위상 잡음을 보였다. 제작된 전압제어 발진기는 5GHz 모두에서는 2mA, 2.4 GHz 모드에서는 2.5mA의 꼬리 전류 특성을 보였다.

• 전기전자학회논문지
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• 제24권4호
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• pp.1058-1063
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• 2020

본 논문은 생체 신호 및 센서 신호 처리를 위하여 저전력으로 동작하는 12비트 SAR A/D 변환기를 제안한다. 기존의 SAR A/D 변환기의 전력소모를 줄이고자, 동적 전류를 감소시켜 전체 전력 소모를 감소시켰다. 동적 전류를 감소시키기 위해서 C-DAC 비트 스위치를 동작시키는 샘플링 시간을 클럭 생성기의 샘플링 시간과 다르게 인가하였다. 추가적으로 SAR A/D 변환기의 전체 전력소모 중 70%를 차지하는 디지털 블록의 공급전압을 0.6V로 낮춰 설계하였다. 제안하는 SAR A/D 변환기는 CMOS 65nm 공정 1-poly 6-metal을 사용하여 설계하였으며, 1.2V의 공급전압으로 동작하며, ENOB는 10.1 비트, INL/DNL은 ±0.5LSB/±1.2LSB이며, 전체 전력소모는 31.2uW이고 FoM은 2.8fJ/step 이다.

• 대한전자공학회논문지SD
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• 제43권2호
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• pp.34-41
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• 2006

본 논문에서는 PDC/GSM/EDGE/WCDMA를 동시에 지원하는 CMOS 다중 모드 기저대역 필터의 구조 및 새롭게 제안하는 자동 튜닝 방법을 제시한다. 기저 대역 채널 선택 필터를 구현하기 위해서 5차 Chebyshev 저대역 통과 필터를 설계하였다. 면적을 최소화하기 위해서 각 모드들 사이의 저항과 커패시터가 효율적으로 공유되었다. 또한, 공정 변화에 의한 영향을 상쇄시키기 위한 새로운 차단 주파수 튜닝 방법이 제안 되었다. 새로운 튜닝 방법은 면적과 MOS 스위치에 의한 노이즈의 영향을 줄일 수 있다.