• 전자공학회논문지C
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• 제35C권12호
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• pp.40-48
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• 1998

본 논문에서는 rail-to-rail 복합입력단을 갖는 증폭회로의 옵셋전압을 보상해주기 위한 방법을 제안하고 집적회로로 구현하였다. 두 개의 보조증폭회로와 옵셋보상 커패시터들을 사용하여 NMOS 차동쌍과 PMOS 차동쌍의 옵셋을 각각 보상하고, ping-pong control을 사용하여 연속시간 동작이 가능한 3V rail-to-rail CMOS 증폭회로를 설계하였다. 설계된 증폭회로를 0.8㎛ single-poly double metal CMOS 공정으로 제작한 후 성능을 측정한 결과, 옵셋보상후의 옵셋전압은 옵셋보상전에 비해 약 20배정도 감소하였다.

• 한국정보통신학회논문지
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• 제17권2호
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• pp.378-384
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• 2013

본 논문에서는 칩 내부의 온도를 측정하기 위한 CMOS 온도 센서가 제안된다. 제안하는 온도 센서는 칩 내부의 온도에 비례하는 전압을 생성하는 proportional-to-absolute-temperature (PTAT) 회로와 디지털 인터페이스를 위한 4-비트 아날로그-디지털 변환기로 구성된다. 소면적을 가지는 PTAT 회로는 CMOS 공정에서 vertical PNP 구조를 이용하여 설계된다. 온도변화에 둔감한 저전력 4-비트 아날로그-디지털 변환기를 구현하기 위해 아날로그 회로를 최소로 사용하는 축차근사형 아날로그-디지털 변환기가 이용되며, 이를 위해 커패시터-기반 디지털-아날로그 변환기와 시간-도메인 비교기를 이용한다. 제안된 온도 센서는 2.5V $0.25{\mu}m$ 1-poly 6-metal CMOS 공정에서 제작되었고, $50{\sim}150^{\circ}C$ 온도 범위에서 동작한다. 구현된 온도 센서의 면적과 전력 소모는 각각 $130{\times}390{\mu}m^2$과 $868{\mu}W$이다.

• 대한전자공학회논문지SD
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• 제37권8호
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• pp.9-16
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• 2000

0.35m CMOS공정을 이용하여 MOSFET의 RF특성을 평가하였다. 채널길이(L-0.25~0.8m)와 채널폭(W=50~600m) 및 바이어스 전압의 변화에 따른 RF특성을 분석하였으며, 차단주파수$f_T$는 최대 22GHz, 최대공진주파수($f_{max}$)는 최대 28GHz의 값을 얻었다. 채널폭의 변화에 대해서 차단주파수는 영향을 받지 않았으며, 최대공진주파수는 감소하는 경향을 보였고, 채널길이 증가에 대해서는 차단주파수 및 최대공진주파수 모두 감소하는 경향을 나타내었다. 최소잡음지수는 채널폭이 증가할수록 감소하고 채널길이가 증가할수록 증가하는 경향을 얻었는데, 2GHz에서 최소 0.45dB의 값을 얻었다. 평가결과로부터 0.35m CMOS공정이 2GHz대역의 상업용 RFIC 구현에 충분한 RF특성을 보유하고 있음을 확인할 수 있었으며, 바이어스 및 채널폭과 길이변화에 대한 CMOS 트랜지스터의 RF 특성분석을 통하여 RF 회로설계에 대한 지침을 제시하였다.

• 한국정보통신학회논문지
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• 제15권4호
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• pp.897-904
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• 2011

본 논문에서는 CMOS 능동 인덕터를 이용하여 1.8GHz PCS 대역과 2.4GHz WLAN 대역에서 동조가 가능한 저잡음 증폭기의 새로운 회로구조를 제안하였다. CMOS 능동 인덕터 부하를 이용하는 저잡음 증폭기의 높은 잡음지수를 줄이기 위한 회로구조와 잡음지수를 더욱 감소시키기 위한 잡음상쇄기법을 적용하고 해석하였다. 이 동조가능 저잡음 증폭기를 $0.18{\mu}m$ CMOS 공정기술로 시뮬레이션을 수행한 결과는 잡음성능이 약 3.4dB 향상된 것을 보여주며, 이는 주로 제안된 새로운 회로구조에 기인한다.

• 정보처리학회논문지A
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• 제15A권5호
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• pp.243-248
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• 2008

본 논문은 다중 문턱전압 CMOS를 이용하여 저 전력 특성을 갖는 캐리 예측 가산기 (carry look-ahead adder)를 설계하였으며, 이를 일반적인 CMOS 가산기와 특성을 비교하였다. 전파 지연시간이 긴 임계경로에 낮은 문턱전압 트랜지스터를 사용하여 전파 지연시간을 감소시켰다. 전파 지연시간이 짧은 최단경로에는 높은 문턱전압 트랜지스터를 사용하여 회로전체의 소비전력을 감소시켰으며, 그 외의 논리블럭들은 정상 문턱전압의 트랜지스터를 사용하였다. 설계한 가산기는 일반적인 CMOS 회로와 비교하여 소비전력에서 14.71% 감소하였으며, 소비전력과 지연 시간의 곱에서 16.11%의 성능향상이 있었다. 이 회로는 삼성 $0.35{\mu}m$ CMOS 공정을 이용하여 설계하였으며, HSPICE를 통하여 검증하였다.

• 대한전자공학회논문지SD
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• 제45권2호
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• pp.125-129
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• 2008

본 논문에서는 Q값(Q-factor)을 증가시킬 수 있는 저전압 능동(active) CMOS 인덕터를 제안하고 설계하였다. Q값을 증가시키기 위한 방법으로 저전압 능동 CMOS 인덕터에 피드백 저항을 삽입하여 등가적인 인덕턴스와 Q값을 증가시켰다. 저전압 능동 CMOS 인덕터는 0.18um 표준 CMOS 공정으로 설계하였으며 모의실험은 애질런트사의 ADS 시뮬레이터를 이용하였다. 모의 실험결과 설계된 피드백 저항을 삽입한 저전압 능동 CMOS 인덕터는 4GHz에서 1.5nH의 인덕턴스와 최대 3000이상의 Q값을 가졌고 소비전력은 5.4mW였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2005년도 추계종합학술대회
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• pp.873-876
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• 2005

본 논문은 광대역 CMOS 연상증폭기를 위한 새로운 전류 전이 검사 기술을 제안한다. 본 검사 방법에서는 결함이 있는 연산증폭기와 결함이 없는 연산 증폭기를 자동적으로 구별해 내기 위해 증폭기의 공급 전원으로부터 순간적으로 변하는 전류와 출력응답을 측정한다. 광대역 CMOS 연산증폭기는 0.25${\mu}$m CMOS 공정을 이용하여 설계되었다. 이 검사 기술은 CMOS 연산증폭기내에서 발생한 거폭결함 (catastrophic faults)을 검출하고 분석할 수 있으며, 검사비용이 저렴하고 측정방법이 간단하다.

• 한국통신학회논문지
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• 제18권4호
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• pp.602-610
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• 1993

새로운 능동 소자인 DDA와 이를 이용한 차동적분기를 설계하였다. DDA는 기존의 OP-AMP로 구성된 응용 회로의 설계시 외부 소자의 정합 문제를 개선할 수 있다는 장점을 갖는다. DDA의 설계는 트랜스컨덕턴스 소자인 differential pair를 이용하여 $2{\mu}m$ 설계 규칙에 맞게 하였다. 이 DDA의 성능을 평가하기 위하여 전압 인버터와 레벨 쉬프터로 구성하여 특성을 고찰한 결과 우수함을 입증하였다. 그리고 CMOS DDA를 이용하여 접지 저항의 모의와 차동적분기를 설계하였고, DDA 차동적분기의 특성이 OP-AMP 차동적분기의 특성을 일치함을 알 수 있었다. 또한 설계된 CMOS DDA와 DDA 차동적분기를 MOSIS $2{\mu}m$ CMOS 공정 기술을 적용하여 layout 하였다.

• 대한전자공학회논문지SD
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• 제46권12호
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• pp.80-86
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• 2009

전하펌프의 성능은 공급전압에 의해 크게 영향을 받는다. 본 논문에서는 표준 twin-well CMOS 로직 공정으로 제작 가능하며, 낮은 공급전압에서도 높은 효율을 갖는 새로운 전하펌프 회로를 제안하고 검증하였다. 제안한 전하펌프는 이중의 전하 전달 경로와 간단한 2-phase 클락을 사용한다. 한 주기의 펌핑 사이클 동안 각 펌핑 단에서 입력전압을 2배로 승압하며, 상보적으로 연결된 PMOS 트랜지스터를 전달 스위치로 사용하여 트랜지스터의 문턱전압에 의한 전압강하 없이 승압된 전압을 다음 승압 단으로 전달한다. 시뮬레이션과 측정을 통해 제안한 전하펌프를 검증하였으며, 동일한 공정조건에서 제작 가능한 기존 전하펌프들 보다 높은 출력전압과 큰 전류 구동능력 그리고 더 높은 전력효율을 가진다는 것을 확인하였다.

• 한국전자파학회논문지
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• 제18권5호
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• pp.530-538
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• 2007

본 논문에서는 표준 디지털 0.18 ${\mu}m$ CMOS 공정을 기반으로 하는 RF 집적회로 설계를 위해 인덕터 라이브러리를 개발하였다. 개발된 인덕터 라이브러리에는 일반적인 표준(standard) 구조의 인덕터를 비롯하여, PGS(Patterned Ground Shield)를 적용하여 Q 지수를 향상시킨 인덕터, 금속선의 직렬 저항을 줄임으로써 Q 지수를 향상시킨 다층금속선(multilayer) 인덕터, 같은 면적에서 높은 인덕턴스 구현에 유리한 적층형(stacked) 인덕터 등을 포함한다. 본 논문에서는 각 인덕터 구조에 대하여 측정 결과와 3차원 전자기파 시뮬레이션 결과를 바탕으로 한 특성 해석 및 비교 분석을 하였고, 각 구조에 대한 등가회로 모델 확립 및 추출 과정도 연구하였다. 본 연구의 결과를 바탕으로 여러 설계 요구 사항을 만족시키는 최적의 인덕터 설계가 가능해졌으며 표준 CMOS 공정을 이용하는 저가의 RF 집적회로 개발이 가능해진다.