• 대한전자공학회논문지SD
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• 제37권1호
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• pp.75-82
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• 2000

본 논문에서는 새로운 16비트 저전력 ALU(Arithmetic Logic Unit) 구조 및 회로를 제안하여 트랜지스터 레벨로 설계, 제작 및 테스트하였다. 설계한 ALU는 16개의 명령어를 수행하며 2단계 파이프라인 구조를 가진다. 제안한 ALU는 switched capacitance를 줄이기 위해 논리연산시에는 덧셈기가 스위칭하지 않도록 하였으며, P(propagation)블록의 출력을 듀얼버스(dual bus)구조로 하였다. 또한 이와 같은 ALU구조를 위한 새로운 효율적인 P 및 G(generation)블록을 제안하였다. 그 외에 저전력 실현을 위하여 ELM덧셈기, 이중모서리 천이 플립플롭double-edge triggered flip-flop) 및 조합형 논리형태(combination of logic style)을 사용하여 ALU를 구현하였다. 모의실험결과, 제안한 구조는 기존의 구조$^{[1.2]}$에 비교하여 수행되는 산술연산의 사용횟수에 대하여 논리연산의 사용횟수가 증가할수록 전력감축의 효과가 증가하였다. 수행되는 산술연산 대 논리연산의 전형적인 비율을 7:3이라고 가정할 때, 제안한 구조는 기존 구조에 비해서 12.7%의 전력감축을 보였다. 설계한 ALU는 0.6${\mu}m$ 단일폴리, 삼중금속 CMOS 공정으로 제작하였다. 칩 테스트 결과 최대동작 주파수는 53MHz로 동작하였고 전력소모는 전원전압 3.3 V, 동작 주파수 50MHz에서 33mW를 소모하였다.

• 대한전자공학회논문지SD
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• 제47권3호
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• pp.7-17
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• 2010

본 논문은 4-트랜지스터 래치 셀을 이용한 저전력향 신개념의 SRAM을 제안한다. 4-트랜지스터 메모리 셀은 종래의 6-트랜지스터 SRAM 셀에서 access 트랜지스터를 제거한 형태로, PMOS 트랜지스터의 소스는 비트라인 쌍에 연결되고 NMOS 트랜지스터의 소스는 두개의 워드라인에 각각 연결된다. 동작시 워드라인에 일정크기의 전압을 인가할 때 비트라인에 흐르는 전류를 감지하여 읽기동작을 수행하고, 비트라인 쌍에 전압차이를 두고 워드라인에 일정크기의 전압을 인가하여 쓰기동작을 수행한다. 이는 공급전압 보다 낮은 소신호 전압으로 워드라인과 비트라인을 구동하여 메모리 셀의 데이터를 저장하고 읽어낼 수 있어서 동작 소비전력이 적다. 아울러 셀 누셀전류 경로의 감소로 인해 대기 소모전력 또한 개선되는 장점이 있다. 0.18-${\mu}m$ CMOS 공정으로 1.8-V, 16-kbit SRAM test chip을 제작하여 제안한 회로기술을 검증하였고, 칩 면적은 $0.2156\;mm^2$이며 access 속도는 17.5 ns 이다. 동일한 환경에서 구현한 종래의 6-트랜지스터 SRAM과 비교하여 읽기동작시 30% 쓰기동작시 42% 동작소비전력이 적고, 대기전력 또한 64% 적게 소비함을 관찰하였다.

• 전자공학회논문지SC
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• 제44권1호
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• pp.74-84
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• 2007

본 논문에서는 기존의 DLL 지연 시간 잠금 범위를 확장하기 위해 새로운 이중 루프 DLL을 제안하였다. 제안한 DLL은 Coarse_loop와 Fine_loop를 포함하고 있으며, 와부 클럭과 2개의 내부 클럭 사이의 초기 시간차를 비교하여 하나의 루프를 선택하여 동작하게 된다. 2개의 내부 클럭은 VCDL의 중간 출력 클럭과 최종 출력 클럭이며 두 클럭의 위상차는 $180^{\circ}$이다. 제안한 DLL은 일반적인 잠금 범위 밖에 있을 경우 Coarse_loop를 선택하여 잠금 범위 안으로 이전 시킨 후 Fine_loop에 의하여 잠금 상태가 일어난다. 따라서 제안한 DLL은 harmonic lock이 일어나지 않는 한 항상 안정적으로 잠금 과정이 일어날 수 있게 된다. 제안한 DLL이 사용하는 VCDL은 두 개의 제어 전압을 받아 지연 시간을 조절함으로 일반적인 다 적층 currentstarved 형태의 인버터 대신에 TG 트랜지스터를 이용하는 인버터를 사용하여 지연 셀을 구성하였다. 새로운 VCDL은 종래의 VCDL에 비하여 지연시간 범위가 더욱 확장되었으며, 따라서 제안한 DLL의 잠금 범위는 기존의 DLL의 잠금 범위보다 2배 이상 확장되었다. 본 논문에서 제안한 DLL 회로는 0.18um, 1.8V TSMC CMOS 라이브러리를 기본으로 하여 설계, 시뮬레이션 및 검증하였으며 동작 주파수 범위가 100MHz${\sim}$1GHz이다. 또한, 1GHz에서 제안한 DLL의 잠금 상태에서의 최대 위상 오차는 11.2ps로 높은 해상도를 가졌으며, 이때 소비 전력은 11.5mW로 측정되었다.

• 대한전자공학회논문지SD
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• 제45권12호
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• pp.65-72
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• 2008

이 논문은 seamless 주파수 트래킹 방법을 이용한 새로운 이중 루프 디지털 PLL(DPLL)을 제안한다. Coarse 루프와 fine 루프로 구성되는 이중 루프 구조는 빠른 획득 시간과 스위칭 잡음 억제를 위하여 successive approximation register기법과 TDC 회로를 사용하였다. 제안된 DPLL은 입력 주파수의 long-term 지터에 따른 지터 특성을 보상하기 위하여 Coarse와 fine의 코드 변환 주파수 트래킹 방법을 새로이 추가하였다. 또한, 제안된 DPLL은 넓은 주파수 동작 범위와 낮은 지터 특성 위하여 전류 제어 발진기와 V-I 변환기로 구성되는 전압제어 발진기를 채택하였다. 제안된 DPLL은 동부 하이텍 $0.18-{\mu}m$ CMOS 공정으로 구현하였으며 1.8V의 공급전압에서 0.4-2GHz의 넓은 동작 주파수 범위와 $0.18mm^2$의 적은 면적을 가진다. H-SPICE 시뮬레이션을 통하여, DPLL은 2GHz의 동작 주파수에서 18mW 파워소비와 전원잡음이 없는 경우 3psec이하의 p-p period 지터를 확인하였다.

• 센서학회지
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• 제11권3호
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• pp.163-170
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• 2002

본 논문에서는 양극반응과 복합 산화법($H_2O/O_2$ 분위기에서 $500^{\circ}C$, 1시간 열산화와 $1050^{\circ}C$, 2분간 RTO(Rapid Thermal Oxidation) 공정)을 이용한 두꺼운 OPSL(Oxidized Porous Silicon Layer)을 형성하여 이를 마이크로머시닝 기술을 이용함으로써 $10\;{\mu}m$ 두께의 OPS(Oxidized Porous Silicon) 에어 브리지를 제조하고, 그 위에 전송선로를 형성하여 그 RF 특성을 조사하였다. OPS 에어 브리지 위에 형성된 CPW(Coplanar Waveguide)의 손실이 OPSL 위에 형성된 전송선의 삽입손실보다 약 2dB 정도 적은 것을 보여주었으며, 반사손실은 OPSL 위에 형성된 전송선의 반사손실보다 적으며 약 -20 dB를 넘지 않고 있다. 본 연구에서 개발한 산화된 다공질 실리콘 멤브레인 및 에어 브리지 구조는 CMOS 공정 후에 사용 가능하며, 초고주파 회로 설계시 편리성과 유용성을 제시하고 있다.

• 한국통신학회논문지
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• 제42권4호
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• pp.864-870
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• 2017

본 논문은 넓은 부하 전류를 요구하는 휴대 기기에서 사용될 목적으로 주파수 전압 변환을 이용하여 모드 제어 가능한 듀얼 모드 벅 변환기를 설명한다. 기존의 히스테스테릭 벅 변환기의 문제인 저 부하에서의 PLL 보상 및 효율 저하를 제안하는 듀얼 벅 변환기의 개선된 PFM 모드를 통해 해결한다. 또한 기존의 듀얼 모드 벅 변환기의 주요 회로인 모드 제어기에서의 부하 변화 감지의 어려움과 느린 모드 전환 속도를 제안하는 모드 제어기로 개선 시킨다. 제안하는 모드 제어기는 최소 1.5us의 모드 전환 시간을 가진다. 제안하는 DC-DC 벅 변환기는 $0.18{\mu}m$ CMOS 공정에서 설계하였으며 칩 면적은 $1.38mm{\times}1.37mm$이다. 기생 소자를 포함한 인덕터와 커패시터를 고려한 후 모의실험 결과는 1~500mA의 부하 전류 범위에서 입력 전압을 2.7~3.3V를 가지며 PFM 모드는 65mV이내, 히스테리틱 모드에서는 고정된 스위칭 주파수 상태에서 16mV의 출력 리플 전압을 가지는 1.2V의 출력 전압을 생성한다. 제안하는 듀얼 모드 벅 변환기의 최대 효율은 80mA에서 95%를 나타내며 해당 전체 부하 범위에서 85% 이상의 효율을 지닌다.

• 한국전자파학회논문지
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• 제24권9호
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• pp.936-943
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• 2013

본 논문에서는 76.5~77 GHz 대역 차량용 장거리 주파수 변조 연속파 레이더 응용을 위한 단일 채널 레이더 시스템의 설계와 측정 결과를 보인다. 송신기는 상용 GaAs MMIC를 사용하였고, 수신기는 65 nm CMOS 공정을 사용해 설계한 회로를 사용하였다. 제작된 하향 변환 수신 칩은 -8 dBm의 낮은 LO 전력으로 동작하기 때문에, 송신출력에서 -19 dB 방향성 결합기를 사용하여 믹서를 구동하였다. 모든 MMIC는 WR-10 도파관이 형성되어 있는 알루미늄 지그 위에 실장하였으며, 마이크로스트립-도파관 급전기를 통해 혼 안테나를 구동하여 실험하였다. 제작된 레이더 시스템의 크기는 $80mm{\times}61mm{\times}21mm$이고, 출력 전력은 10 dBm, 위상 잡음은 1 MHz 오프셋에서 -94 dBc/Hz, 그리고 수신기의 변환이득은 12 dB이다.

• 한국정보통신학회논문지
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• 제20권10호
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• pp.1927-1934
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• 2016

본 논문에서는 일반적인 실리콘 기반 n-MOSFET(n-type Metal Oxide Semiconductor Field Effect Transistor)의 절연 산화막 계면에서 방사선으로부터 유발되는 누설전류 경로를 차단하기 위하여 I형 게이트 n-MOSEFT 구조를 제안하였다. I형 게이트 n-MOSFET 구조는 상용 0.18um CMOS(Complementary Metal Oxide Semiconductor) 공정에서 레이아웃 변형 기법을 이용하여 설계되었으며, ELT(Enclosed Layout Transistor)와 DGA(Dummy Gate-Assisted) n-MOSFET와 같은 레이아웃 변형 기법을 사용한 기존 내방사선 전자소자의 구조적 단점을 개선하였다. 따라서, 기존 구조와 비교하여 반도체 칩 제작에서 회로 설계의 확장성을 확보할 수 있다. 또한, 내방사선 특성 검증을 위하여 TCAD 3D(Technology Computer Aided Design 3-dimension) tool을 사용하여 모델링과 모의실험을 수행하였고, 그 결과 I형 게이트 n-MOSFET 구조의 내방사선 특성을 확인하였다.

• 정보처리학회논문지A
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• 제11A권2호
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• pp.195-202
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• 2004

본 연구에서 매우 정밀한 샘플링을 필요로 하는 고해상도 비디오 응용면을 위하여 병렬 파이프라인 아날로그 디지털 변환기(ADC)를 설계하였다. 본 ADC의 구조는 4 채널의 10-비트 파이프라인 ADC를 병력 time-interleave로 구성한 구조로서 이 구조에서 채널 당 샘플링 속도의 4배인 200MS/s의 샘플링 속도를 얻을 수 있었다. 변환기에서 핵심이 되는 구성요소는 Sample and Hold 증폭기(SHA), 비교기와 연산증폭기이며 먼저 SHA를 전단에 설치하여 시스템 타이밍 요구를 완화시키고 고속변환과 고속 입력신호의 처리론 가능하게 하였다. ADC 내부 단들의 1-비트 DAC, 비교기 및 2-이득 증폭기는 한 개의 switched 캐패시터 회로로 통합하여 고속동작은 물론 저 전력소비가 가능한 특성을 갖도록 하였다. 본 연구의 연산증폭기는 2단 차동구조에 부저항소자를 사용하여 높은 DC 이득을 갖도록 보강하였다. 본 설계에서 각 단에 D-플립플롭(D-FF)을 사용한 지연회로를 구성하여 변환시 각 비트신호를 정렬시켜 타이밍 오차를 최소화하였다. 된 변환기는 3.3V 공급전압에서 280㎽의 전력소비를 갖고 DNL과 INL은 각각 +0.7/-0.6LSB, +0.9/-0.3LSB이다.

• 대한전자공학회논문지SD
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• 제47권2호
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• pp.94-99
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• 2010

본 논문에서는 공정, 전압, 온도 변화에도 전하 펌프의 전류부정합을 자동으로 보정하기 위한 전하 펌프 구조를 제안한다. 일반적으로 위상 동기 루프의 위상 잡음 및 스퍼 성능을 향상시키기 위해서 전하 펌프의 전류부정합을 최소화해야 한다. 전류부정합을 보정하기 위해서 복제 전하 펌프로부터 전류 복사를 통해 어떠한 경우에도 실제 전류 차이만큼을 피드백 하도록 하는 방법을 제안하였다. 이 방법은 전하 펌프의 전류부정합을 해결하기 위한 여러 가지 방법 중에서도 상대적으로 간단한 회로로 구성할 수 있으며, 부정합 전류치를 그대로 복사하기 때문에 높은 정확도를 가진다. 기존에 제안되었던 방법들은 대부분 다이나믹 특성에 대한 성능이 부족하지만 본 논문에서 제안된 방법은 실시간으로 보정기능을 수행함으로써 다이나믹 특성에서도 우수한 성능을 가진다. 제안하는 전하 펌프는 $0.13{\mu}m$ CMOS 공정으로 설계 되었으며, 면적은 $100{\mu}m\;{\times}\;160{\mu}m$이다. 1.2V의 공급전압에서 0.2V ~ 1V의 출력 전압 범위를 가진다. 충전 전류와 방전 전류는 $100{\mu}A$이며, PVT variation에 대한 전류 부정합은 1% 미만이다.